JPS60261156A - 多層配線の形成法 - Google Patents
多層配線の形成法Info
- Publication number
- JPS60261156A JPS60261156A JP11667084A JP11667084A JPS60261156A JP S60261156 A JPS60261156 A JP S60261156A JP 11667084 A JP11667084 A JP 11667084A JP 11667084 A JP11667084 A JP 11667084A JP S60261156 A JPS60261156 A JP S60261156A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- forming
- wiring
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高密度な集積回路の多層配線において、下層
配線上のスルーホール部分に金属柱をあらかじめ形成し
、その周囲に絶縁膜を形成することによって平坦な上下
配線接続可能ならしめる方法に関するものである。
配線上のスルーホール部分に金属柱をあらかじめ形成し
、その周囲に絶縁膜を形成することによって平坦な上下
配線接続可能ならしめる方法に関するものである。
（従来技術）
ＬＳＩの高密度化に伴ない多層配線技術の確立が望まれ
ている。従来の多層配線は、第１層の金縞配線を形成し
た後、ＣＶ’Ｄ法により層間絶縁膜を形成し、スルーホ
ールの窓開けを行なった後、第２層配線を形成し、さら
に多層に重ねる場合は上記の工程をくり返すものであっ
た。
ている。従来の多層配線は、第１層の金縞配線を形成し
た後、ＣＶ’Ｄ法により層間絶縁膜を形成し、スルーホ
ールの窓開けを行なった後、第２層配線を形成し、さら
に多層に重ねる場合は上記の工程をくり返すものであっ
た。
このため、上層配線は＠）下層配線によって生じた凸部
の段差部分、（ロ）スルーホールの穴の段差部分で断線
しやすくなる欠点をもっていた。この対策として、種々
の絶縁膜の平坦化法が提案されている。−例として、Ｆ
ＬＡＴ法（特願昭５６−６１０６６、）は、第１層配線
形成後レジストを除去せずに方向性を有する５ｉ０２膜
を堆積し、レジスト側壁の線膜をスライドエッチで除去
し、レジスト側壁出させ、このレジストを剥離し同時に
上層のＳｉＯ膜を除去する、所謂、リフトオ７法によっ
て配線間にＳｉＯ２膜を埋め込み平坦化する方法である
。又、最近、バイアススパック法として、スパッタで絶
縁膜を形成する場合、試料基板側にもＲＦ電圧金印加し
、Ａｒイオンを基板側にも入射させ傾斜した部−分の絶
縁膜の力がエツチングが早いことを利用し絶縁膜表面を
平坦に形成する方法がある。
の段差部分、（ロ）スルーホールの穴の段差部分で断線
しやすくなる欠点をもっていた。この対策として、種々
の絶縁膜の平坦化法が提案されている。−例として、Ｆ
ＬＡＴ法（特願昭５６−６１０６６、）は、第１層配線
形成後レジストを除去せずに方向性を有する５ｉ０２膜
を堆積し、レジスト側壁の線膜をスライドエッチで除去
し、レジスト側壁出させ、このレジストを剥離し同時に
上層のＳｉＯ膜を除去する、所謂、リフトオ７法によっ
て配線間にＳｉＯ２膜を埋め込み平坦化する方法である
。又、最近、バイアススパック法として、スパッタで絶
縁膜を形成する場合、試料基板側にもＲＦ電圧金印加し
、Ａｒイオンを基板側にも入射させ傾斜した部−分の絶
縁膜の力がエツチングが早いことを利用し絶縁膜表面を
平坦に形成する方法がある。
（発明が解決しようとする問題点）
しかし、これらの技術は下層配線上に平坦に絶縁膜を形
成するものであジ、上記の断線原因の（イ）である配線
段差部での問題を解決しようとしたものであシ、スルー
ホール部での断線問題には伺らの解決手段を与えていな
い。今後のＬＳＩの微細化、大規模化に向けてスルーホ
ールの形状はニジ微細になるとともに、その数は膨大な
ものとなル、ここでの断線の解消手段の開発は、ＬＳＩ
の高集積化を達成するもうともｌ犬な鍵となるといって
も過言でない。最近、タングステンの選択成長技術全ス
ルーホールの埋め込みに応用した報告がなされている。
成するものであジ、上記の断線原因の（イ）である配線
段差部での問題を解決しようとしたものであシ、スルー
ホール部での断線問題には伺らの解決手段を与えていな
い。今後のＬＳＩの微細化、大規模化に向けてスルーホ
ールの形状はニジ微細になるとともに、その数は膨大な
ものとなル、ここでの断線の解消手段の開発は、ＬＳＩ
の高集積化を達成するもうともｌ犬な鍵となるといって
も過言でない。最近、タングステンの選択成長技術全ス
ルーホールの埋め込みに応用した報告がなされている。
これはＷＦ、ｌとＨ７の湿分ガス雰囲気中でＳｉやＡｔ
の上にのみタングステンが成長し、ＳｉＯ，膜上には成
長しないという反応を利用したものである。しかし、こ
の方法は、選択成長のおこる条件が微妙であるほか５Ｉ
Ｏ２膜上の欠陥部分やゴミに成長がおこり、制御性、再
現性が困難である。
の上にのみタングステンが成長し、ＳｉＯ，膜上には成
長しないという反応を利用したものである。しかし、こ
の方法は、選択成長のおこる条件が微妙であるほか５Ｉ
Ｏ２膜上の欠陥部分やゴミに成長がおこり、制御性、再
現性が困難である。
（問題点を解決するための手段）
本発明は、スルーホール部に相当する部分にあらかじめ
金属柱を形成しておき、このあと層間絶縁膜を形成する
という従来の概念とは全く逆の方法により、平坦スルー
ホール配線接続を実現したものである。
金属柱を形成しておき、このあと層間絶縁膜を形成する
という従来の概念とは全く逆の方法により、平坦スルー
ホール配線接続を実現したものである。
これによって、下層配線によって生ずる段差部分の解消
及びスルーホールの穴の段差部分での断線の発生金除去
した多層配線の形成法を提供することを目的とするもの
である。
及びスルーホールの穴の段差部分での断線の発生金除去
した多層配線の形成法を提供することを目的とするもの
である。
上記の目的を達成するため、本発明は集積回路の多層配
線形成において、下層配線を形成する工程と、スルーホ
ール形成位置に金属柱を形成する工程と、加工に用いた
該金属柱上のレジストを残したまま平坦部で密膜２段差
部で酸膜が形成される堆積法により第１の絶縁膜音形成
する工程と、前記金属柱側壁の第１の絶縁膜金除去した
後、レジストを剥離除去することによシ該しンスト上の
第１の絶縁膜を除去する工程と、ついで全面に第２の絶
縁膜を形成する工程と、前記金属柱上の第２の絶縁膜を
エツチング除去する工程とを含むことを特徴とする多層
配線の形成法を発明の要旨とするものである。
線形成において、下層配線を形成する工程と、スルーホ
ール形成位置に金属柱を形成する工程と、加工に用いた
該金属柱上のレジストを残したまま平坦部で密膜２段差
部で酸膜が形成される堆積法により第１の絶縁膜音形成
する工程と、前記金属柱側壁の第１の絶縁膜金除去した
後、レジストを剥離除去することによシ該しンスト上の
第１の絶縁膜を除去する工程と、ついで全面に第２の絶
縁膜を形成する工程と、前記金属柱上の第２の絶縁膜を
エツチング除去する工程とを含むことを特徴とする多層
配線の形成法を発明の要旨とするものである。
次に本発明の詳細な説明する。なお実施例は一つの例示
であって、本発明の精神全逸脱しない範囲で、種々の変
更あるいは改良を行いうろことは伺うまでもない。
であって、本発明の精神全逸脱しない範囲で、種々の変
更あるいは改良を行いうろことは伺うまでもない。
第１図は本発明の第１の実施例を示す。第１図（４）は
通常のプロセスを経て能動素子等の形成された半導体基
板１上に配線金属を通常の堆積法で形成し、フォトリソ
グラフィ工程にＬ９パターニングを行ない、レジストパ
ターン２を形成し、エツチングによシ加工し、配線金属
３を形成した後、薄膜堆積に方向性を有し、平坦部では
密膜２段差部て酸膜が形成される堆積法により第１の絶
縁膜４１ 、４２を堆積し尺ものである。
通常のプロセスを経て能動素子等の形成された半導体基
板１上に配線金属を通常の堆積法で形成し、フォトリソ
グラフィ工程にＬ９パターニングを行ない、レジストパ
ターン２を形成し、エツチングによシ加工し、配線金属
３を形成した後、薄膜堆積に方向性を有し、平坦部では
密膜２段差部て酸膜が形成される堆積法により第１の絶
縁膜４１ 、４２を堆積し尺ものである。
たとえば、このような膜堆積法としてマグネトロンスパ
ッタ法、イオンビーム堆積法、マイクロ−波電子サイク
ロトロン堆積法等がある。本実施例では、マイクロ波電
子ザイクロトロン堆積法（以下、ＥＣＲ堆積法と呼ぶ）
を使用し５ｔｏｔ膜を堆積した。ここで、ＥＣＲ堆積法
とは、基板温度全１００℃以下に保ち真空度１０−’
〜１０−” Ｔｏｒｒで基板表面に垂１■に方向性をも
たせて５ｌ（ｈ膜を堆積することができる。
ッタ法、イオンビーム堆積法、マイクロ−波電子サイク
ロトロン堆積法等がある。本実施例では、マイクロ波電
子ザイクロトロン堆積法（以下、ＥＣＲ堆積法と呼ぶ）
を使用し５ｔｏｔ膜を堆積した。ここで、ＥＣＲ堆積法
とは、基板温度全１００℃以下に保ち真空度１０−’
〜１０−” Ｔｏｒｒで基板表面に垂１■に方向性をも
たせて５ｌ（ｈ膜を堆積することができる。
この方法によって形成された５ｉｆｔ膜は平坦部では良
゛質の５ｉ０２４１が形成されるが、側壁部では酸膜４
２が形成され、この膜はＨＦ系（水：ＨＦ＝１００：３
）溶液によシ容易に除去される。本実施例では、配線金
蝿としてＡ−１−８００ＯＡスパッタ法で形成し、レジ
ストパターンを１．５μｍ形成した後、ＣＣｌ４ガスを
使ってドライエツチングした。又、ＥＣＲ堆積法による
５１０ｚ膜の堆積条件は、ガス流量０２３０ 、 ｓｉ
ｎ、ａｏ ＋電力３００ Ｗで堆ＥＩＣＯＭ ＢＯＣＭ 種条件１２００Ａ／ｍｉｎである。この条件を使って、
５ｉｌｌ膜を４５００ Ａ （Ａｔ膜厚と金楓柱験との
差にスライドエッチ時のｓｉｏ、膜４１のエツチング量
膜厚を加えた量ン堆積した。第１図（Ｂ）は、ＨＦ系（
水： ＨＦ＝ １００： ３ ）溶液によシ５ｉｏ２膜
の線膜４２を除去した後、レジスト２を錐出させ、この
レジスト２會剥離し、同時に上層のＳｉＯ２膜４１全４
１ヲリフトオフのである。第１図（Ｃ）は、通常のフォ
トリングラフィにニジバターニングを行ないレジストパ
ターン５を形成した後、ドライエツチングにより加工し
、金属柱３′を形成し１ヒものである。本実施例では、
レンス）５’ｉ１．５μｍ膜厚とした。、Ａｔの金属柱
３′の高さは４０００ Ａとなっている。第１図り）は
、囚図と同様のＥＣＲ堆積法による５ｉ０２膜堆積条件
でＳｔＯ，膜６を堆積した後、）ｆＦ系（水： ＨＦ＝
１００ ： ３ ）溶液で５ＳＯ２膜の線膜を除去した
後、レジストを露出させ、このレジストを剥離し、同時
に上層のｓ ｉ ０２ｍ ｋリフトオフしたものである
。本実施例では、ＥＣＲ堆積法によるｓｈｏ、膜は４５
００ Ａである。図０のプロセスでは、金属柱３′と金
属柱の周囲のＳｉＯ２膜６との間に５ｉｆｔ膜の線膜の
スライドエッチ時にくさびが生じる。このくさびのため
に、上層配線が断線するｕｆ能性がある。このくさびを
第２の絶縁膜７で埋め込む。罪め込む方法として、ＣＶ
Ｄ法、スパッタ法等で絶縁膜を堆積する方法と樹脂をス
ピンコードする方法がある。この工程の結果が第１図（
へ）に示すようになる。
゛質の５ｉ０２４１が形成されるが、側壁部では酸膜４
２が形成され、この膜はＨＦ系（水：ＨＦ＝１００：３
）溶液によシ容易に除去される。本実施例では、配線金
蝿としてＡ−１−８００ＯＡスパッタ法で形成し、レジ
ストパターンを１．５μｍ形成した後、ＣＣｌ４ガスを
使ってドライエツチングした。又、ＥＣＲ堆積法による
５１０ｚ膜の堆積条件は、ガス流量０２３０ 、 ｓｉ
ｎ、ａｏ ＋電力３００ Ｗで堆ＥＩＣＯＭ ＢＯＣＭ 種条件１２００Ａ／ｍｉｎである。この条件を使って、
５ｉｌｌ膜を４５００ Ａ （Ａｔ膜厚と金楓柱験との
差にスライドエッチ時のｓｉｏ、膜４１のエツチング量
膜厚を加えた量ン堆積した。第１図（Ｂ）は、ＨＦ系（
水： ＨＦ＝ １００： ３ ）溶液によシ５ｉｏ２膜
の線膜４２を除去した後、レジスト２を錐出させ、この
レジスト２會剥離し、同時に上層のＳｉＯ２膜４１全４
１ヲリフトオフのである。第１図（Ｃ）は、通常のフォ
トリングラフィにニジバターニングを行ないレジストパ
ターン５を形成した後、ドライエツチングにより加工し
、金属柱３′を形成し１ヒものである。本実施例では、
レンス）５’ｉ１．５μｍ膜厚とした。、Ａｔの金属柱
３′の高さは４０００ Ａとなっている。第１図り）は
、囚図と同様のＥＣＲ堆積法による５ｉ０２膜堆積条件
でＳｔＯ，膜６を堆積した後、）ｆＦ系（水： ＨＦ＝
１００ ： ３ ）溶液で５ＳＯ２膜の線膜を除去した
後、レジストを露出させ、このレジストを剥離し、同時
に上層のｓ ｉ ０２ｍ ｋリフトオフしたものである
。本実施例では、ＥＣＲ堆積法によるｓｈｏ、膜は４５
００ Ａである。図０のプロセスでは、金属柱３′と金
属柱の周囲のＳｉＯ２膜６との間に５ｉｆｔ膜の線膜の
スライドエッチ時にくさびが生じる。このくさびのため
に、上層配線が断線するｕｆ能性がある。このくさびを
第２の絶縁膜７で埋め込む。罪め込む方法として、ＣＶ
Ｄ法、スパッタ法等で絶縁膜を堆積する方法と樹脂をス
ピンコードする方法がある。この工程の結果が第１図（
へ）に示すようになる。
本実施例では、ＣＶＤ法による５ｆＯｔ膜７を２００Ｏ
Ａ堆槓した。第１図いは、くさび溝をＣＶＤ法による５
ｉ０２膜で埋め込んだ後に、エツチングによりＣＶＤ法
による５１０２膜を堆積分だけエツチングし金属柱ａ’
ｆ：ｇ出させ、金属柱３′と層間膜表面を平坦化したも
のである。本実施例では、エツチング時件として、ＣＦ
４１１０４ｓｃＩＣ、０２”５００Ｍ ＋電力１５０
Ｗの条件で、エッチレート５００人／ｍｉｎで行なった
。
Ａ堆槓した。第１図いは、くさび溝をＣＶＤ法による５
ｉ０２膜で埋め込んだ後に、エツチングによりＣＶＤ法
による５１０２膜を堆積分だけエツチングし金属柱ａ’
ｆ：ｇ出させ、金属柱３′と層間膜表面を平坦化したも
のである。本実施例では、エツチング時件として、ＣＦ
４１１０４ｓｃＩＣ、０２”５００Ｍ ＋電力１５０
Ｗの条件で、エッチレート５００人／ｍｉｎで行なった
。
なお、第１の実施例では第１図（ト）における配線金属
３の膜厚が厚く、そのためエツチングが困難になる場合
もある。この場合は、次の第２の実施例により実現する
ことができる。
３の膜厚が厚く、そのためエツチングが困難になる場合
もある。この場合は、次の第２の実施例により実現する
ことができる。
第２の実施例では、一層目の配線金属を形成した後、金
属柱３“とじて膜厚だけの配扉金属を形成する。すなわ
ち２回配線金極を堆積１−る方法である。
属柱３“とじて膜厚だけの配扉金属を形成する。すなわ
ち２回配線金極を堆積１−る方法である。
第２図は本発明の第２の実施例を示す。第２の実施例は
第１図（２）の工程以後は第１の実施例と全く同じであ
るので説明を省略する。、第２１囚の工程は、第１１囚
と工程はぼ？Ｔｌ：同じであるが、配線金属３の厚さ金
、はじめから最終的配線膜厚としＳｉＯ２膜４１の膜厚
全この配線金属３と等しく形成する。不実施例では、配
線金属３としてｌｔを４０００人、 ５１０ｐ、膜４１
を４０００ ’ｉ影形成た。
第１図（２）の工程以後は第１の実施例と全く同じであ
るので説明を省略する。、第２１囚の工程は、第１１囚
と工程はぼ？Ｔｌ：同じであるが、配線金属３の厚さ金
、はじめから最終的配線膜厚としＳｉＯ２膜４１の膜厚
全この配線金属３と等しく形成する。不実施例では、配
線金属３としてｌｔを４０００人、 ５１０ｐ、膜４１
を４０００ ’ｉ影形成た。
第２図［Ｆ］）の工程は、第１図（Ｂ）と工程はほぼ同
じであるが、配線金属３とＳｉＯ２膜４１との膜厚が等
しく形成される。第２図Ｃ）は、スパック法で第２図（
６）の形状に配線金属を形成し、通常のフォトリングラ
フィ工程によりレジストパターン５を形成した後、ドラ
イエツチングによシ加工し、金属柱３“を形成したもの
である。本実施例では、配線金属としてＡ／＝を４００
０λスパツタ法で形成し、レジスト膜厚１．５μｍ形成
した後（’ Ｃ４ガスを使ってドライエツチングし金属
柱３“全形成した。
じであるが、配線金属３とＳｉＯ２膜４１との膜厚が等
しく形成される。第２図Ｃ）は、スパック法で第２図（
６）の形状に配線金属を形成し、通常のフォトリングラ
フィ工程によりレジストパターン５を形成した後、ドラ
イエツチングによシ加工し、金属柱３“を形成したもの
である。本実施例では、配線金属としてＡ／＝を４００
０λスパツタ法で形成し、レジスト膜厚１．５μｍ形成
した後（’ Ｃ４ガスを使ってドライエツチングし金属
柱３“全形成した。
これ以後の工程は、第１の実施例の図０の工程を行なう
こと１ｃｊｆ）第１図いに示した平坦多層配線構造が実
現される。
こと１ｃｊｆ）第１図いに示した平坦多層配線構造が実
現される。
（発明の効果）
以上説明したように本発明は今後の超ＬＳＩのかなめの
技術である多層配線の最も問題であるスルーホール部の
平坦化を実現したものであり、次のような利点がある。
技術である多層配線の最も問題であるスルーホール部の
平坦化を実現したものであり、次のような利点がある。
（イ）スルーホール部分の金属電極配線と層間絶縁膜が
平坦化される。
平坦化される。
（ロ）スルーホール部分と層間絶縁膜との位置関係が自
己整合される。通常は、スルーホールの露光工程により
位置合わせによりパターンを形成し、エツチングにょシ
開口する。
己整合される。通常は、スルーホールの露光工程により
位置合わせによりパターンを形成し、エツチングにょシ
開口する。
このため位置合わせ精度、エツチング時のオーバエッチ
量等余裕をみこみ、スルーポール面下の下層配線の幅を
大きくとる必要があった、これが微細化の大きな障害と
なっている。しかし、本発明によれば自己整置的にコン
タクトが形成されるので微細化に有効である。
量等余裕をみこみ、スルーポール面下の下層配線の幅を
大きくとる必要があった、これが微細化の大きな障害と
なっている。しかし、本発明によれば自己整置的にコン
タクトが形成されるので微細化に有効である。
（ハ）今後の微細プロセスで最も技術的に困ｉ％ｉ１１
が予想されるスルーホール開ロ工程を必要としない。
が予想されるスルーホール開ロ工程を必要としない。
等の効果ｒ山するものであめ。
第１図は本発明の一実施例の工程を説明する図である。
第２図は本発明の他の実施例の工程の一部を説明する図
である。 ｌ・・・・・・半導体基板、２・・・・・・レジスト、
３・・・・・配線金属、３′、３“・・・・・・金属柱
、４１−・・・第１の絶縁膜、４２・・・・・絶縁膜、
５・・・・・・レジスト、６・・・・・絶縁膜、７・・
・・・・第２の絶縁膜 特許出願人 日本電信電話公社 第１図 （Ａ）
である。 ｌ・・・・・・半導体基板、２・・・・・・レジスト、
３・・・・・配線金属、３′、３“・・・・・・金属柱
、４１−・・・第１の絶縁膜、４２・・・・・絶縁膜、
５・・・・・・レジスト、６・・・・・絶縁膜、７・・
・・・・第２の絶縁膜 特許出願人 日本電信電話公社 第１図 （Ａ）
Claims (1)
- 集積回路の多層配線形成において、下層配線を形成する
工程と、スルーホール形成位置に金属柱を形成する工程
と、加工に用いた該余端柱上のレジストを残した！、ま
平坦部で密膜２段差部で線膜が形成される堆積法により
第１の絶縁膜を形成する工程と、前記金属柱側壁の第１
の絶縁膜を除去した後、レジストを剥離除去することに
より該レジスト上の第１の絶縁膜を除去する工程と、つ
いで全面に第２の絶縁膜を形成する工程と、前記金橋柱
上の第２の絶縁膜をエツチング除去する工程とを含むこ
とを％徴とする多層配線の形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11667084A JPS60261156A (ja) | 1984-06-08 | 1984-06-08 | 多層配線の形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11667084A JPS60261156A (ja) | 1984-06-08 | 1984-06-08 | 多層配線の形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60261156A true JPS60261156A (ja) | 1985-12-24 |
Family
ID=14692984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11667084A Pending JPS60261156A (ja) | 1984-06-08 | 1984-06-08 | 多層配線の形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261156A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130951A (en) * | 1980-03-17 | 1981-10-14 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57145327A (en) * | 1981-03-04 | 1982-09-08 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
| JPS5947740A (ja) * | 1982-09-10 | 1984-03-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS5967649A (ja) * | 1982-10-12 | 1984-04-17 | Hitachi Ltd | 多層配線の製造方法 |
-
1984
- 1984-06-08 JP JP11667084A patent/JPS60261156A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130951A (en) * | 1980-03-17 | 1981-10-14 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57145327A (en) * | 1981-03-04 | 1982-09-08 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
| JPS5947740A (ja) * | 1982-09-10 | 1984-03-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS5967649A (ja) * | 1982-10-12 | 1984-04-17 | Hitachi Ltd | 多層配線の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5726100A (en) | Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask | |
| US4035276A (en) | Making coplanar layers of thin films | |
| JPH04229627A (ja) | 電気中継部構造およびその形成方法 | |
| JPH09205145A (ja) | 集積回路及びその製造方法 | |
| JPH01503021A (ja) | シリコンウエハ内に貫通導体を形成する為の平担化方法 | |
| US4855252A (en) | Process for making self-aligned contacts | |
| US5340773A (en) | Method of fabricating a semiconductor device | |
| JPH0563940B2 (ja) | ||
| JPH08335634A (ja) | 半導体装置の製造方法 | |
| JPH09148269A (ja) | Ｔ型ゲート電極の重畳方法およびｔ型低抵抗金属の重畳方法 | |
| JPS6146081A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS60261156A (ja) | 多層配線の形成法 | |
| US6753265B2 (en) | Method for manufacturing bit line | |
| JPH0653334A (ja) | 半導体装置の製造方法 | |
| JPH0259618B2 (ja) | ||
| JPS63271958A (ja) | 多層配線形成方法 | |
| KR100191710B1 (ko) | 반도체 소자의 금속 배선 방법 | |
| KR0182176B1 (ko) | 반도체 소자의 접촉부 제조 공정 | |
| JPH0544181B2 (ja) | ||
| JPH05198530A (ja) | 半導体装置の製造方法 | |
| JPH08288255A (ja) | 半導体装置の製造方法 | |
| KR950011554B1 (ko) | 다층금속배선형성방법 | |
| KR19990085434A (ko) | 반도체소자의 패드오픈방법 | |
| JPH0376127A (ja) | 半導体装置の製造方法 | |
| JPH0794481A (ja) | 半導体装置の製造方法 |