JPS5947740A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5947740A JPS5947740A JP15681582A JP15681582A JPS5947740A JP S5947740 A JPS5947740 A JP S5947740A JP 15681582 A JP15681582 A JP 15681582A JP 15681582 A JP15681582 A JP 15681582A JP S5947740 A JPS5947740 A JP S5947740A
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- JP
- Japan
- Prior art keywords
- film
- lift
- conductive film
- insulating film
- material layer
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、表面の平坦化を図ることができ、かつ、高密
度化が容易な半導体装置の製造方法に関する。
度化が容易な半導体装置の製造方法に関する。
現在の半導体装置は、多数のトランジスタ等の素子を蒐
気的に接続する配線が幾層にも重ねられた多層配線構造
を成している。従来、この多層配線構造は、配線形成後
にＳｉＯ□などの層間絶縁膜を基板全面に堆積し、その
後にエツチング工程を経て、再度、配線が形成される工
程を何回も繰シ返して形成されるために、次に示すよう
な欠点が生じている。
気的に接続する配線が幾層にも重ねられた多層配線構造
を成している。従来、この多層配線構造は、配線形成後
にＳｉＯ□などの層間絶縁膜を基板全面に堆積し、その
後にエツチング工程を経て、再度、配線が形成される工
程を何回も繰シ返して形成されるために、次に示すよう
な欠点が生じている。
第１図は、従来の多層配線構造の形成」−程の扛１略図
である。まず、所定の処理を施した基板１１上に、アル
ミニウムや多結晶シリコン等の導電相から成る配ｆＮ１
２を形成しくａ図参照）、その後（ｂ）図に示すように
、基板全面に気相成長法あるいはスパッタリング法によ
ｆ） ｓｔｏ□なとの層間絶ＦノδＩＪ＝１３を堆積し
く０図参照）、通當晶分子拐から成るレジスト１４をエ
ツチングマスクとしで、配線１２上からはみ出すことな
くスルホールが形成される。この基板上に、再度、配線
１５を形成し、半導体装置の製造が完了する（ｄ図参照
）。上ｉｆｔ：の従来方法においては、配＃１２の端部
におｃ３る層間絶縁膜１３がオーバハング状になつ７社
り、あるいは急峻な傾ｆＦ［となる。このＡ−めに、ト
１冑における配線１５が、この部分で、著し、〈淋〈な
った、シ、さらに極端な場合には断線−ｊる。ｌた、ｌ
曽ＩＩ−ＩＩ絶縁膜１３の特性も、配線１２の端部では
、著しく脆弱となり、７に気的耐圧が劣化する。このよ
うに、従来方法では、下層における配線の端部でのＪｔ
ｉｊ間絶に膜の特性と堆積形状とを同時に制御すること
は困難である。さらに、上層における配線を、この端部
で均一に形成することも困難である。この結果、半導体
装置の製造上の歩留シが低下し、また、半導体装置の信
頼性が低下する欠点があった。
である。まず、所定の処理を施した基板１１上に、アル
ミニウムや多結晶シリコン等の導電相から成る配ｆＮ１
２を形成しくａ図参照）、その後（ｂ）図に示すように
、基板全面に気相成長法あるいはスパッタリング法によ
ｆ） ｓｔｏ□なとの層間絶ＦノδＩＪ＝１３を堆積し
く０図参照）、通當晶分子拐から成るレジスト１４をエ
ツチングマスクとしで、配線１２上からはみ出すことな
くスルホールが形成される。この基板上に、再度、配線
１５を形成し、半導体装置の製造が完了する（ｄ図参照
）。上ｉｆｔ：の従来方法においては、配＃１２の端部
におｃ３る層間絶縁膜１３がオーバハング状になつ７社
り、あるいは急峻な傾ｆＦ［となる。このＡ−めに、ト
１冑における配線１５が、この部分で、著し、〈淋〈な
った、シ、さらに極端な場合には断線−ｊる。ｌた、ｌ
曽ＩＩ−ＩＩ絶縁膜１３の特性も、配線１２の端部では
、著しく脆弱となり、７に気的耐圧が劣化する。このよ
うに、従来方法では、下層における配線の端部でのＪｔ
ｉｊ間絶に膜の特性と堆積形状とを同時に制御すること
は困難である。さらに、上層における配線を、この端部
で均一に形成することも困難である。この結果、半導体
装置の製造上の歩留シが低下し、また、半導体装置の信
頼性が低下する欠点があった。
本発明は、従来方法における欠点を除去するために提案
されたもので、半導体装置の表面の平坦化を図ることを
目的とする。
されたもので、半導体装置の表面の平坦化を図ることを
目的とする。
前記の目的を達成するため、本発明は上面にリフトオフ
材層を有し、かつ、所望の側壁形状を有する絶縁膜を備
えた半導体基板上に、スパッタリング法で導電膜を形成
する工程と、前記リフトオフ材層の側壁部の導電膜を選
択的に除去するエツチング工程と、前記リフトオフ材層
の上面の導電膜をリフトオフ材層と共に除去するリフト
オフ工程とを含むことを特徴とする半導体装置の製造方
法を発明の要旨とするものである。
材層を有し、かつ、所望の側壁形状を有する絶縁膜を備
えた半導体基板上に、スパッタリング法で導電膜を形成
する工程と、前記リフトオフ材層の側壁部の導電膜を選
択的に除去するエツチング工程と、前記リフトオフ材層
の上面の導電膜をリフトオフ材層と共に除去するリフト
オフ工程とを含むことを特徴とする半導体装置の製造方
法を発明の要旨とするものである。
次に本発明の実施例を添附図面について説明する。なお
実施例は一つの例示であって、本発明の棺神を逸脱しな
い範囲内で、種々の変更あるいは改良を行いうろことは
云うまでもない。
実施例は一つの例示であって、本発明の棺神を逸脱しな
い範囲内で、種々の変更あるいは改良を行いうろことは
云うまでもない。
第２図はＡＪ膜や多結晶Ｓ１膜などの導電膜を堆積する
ために広く使用されているスパッタリング装置を示す。
ために広く使用されているスパッタリング装置を示す。
スパッタ容器２１内に、アルゴン等の不活性ガスを、１
０−１〜１０−’ Ｔｏｒｒの範囲内の所定の圧力まで
導入し、電極２２に、負電圧あるいは高周波電圧を印加
すると、電極２２上に取シ付けられたＡＪやあるいは多
結晶８１等の導電材から成るターゲット２３の表面に、
高エネルギのイオンが衝突する。この衝突によってター
ゲット表面から、ターゲット構成原子が叩き出され、基
板支持台２４上の基板２５上に膜が形成される。
０−１〜１０−’ Ｔｏｒｒの範囲内の所定の圧力まで
導入し、電極２２に、負電圧あるいは高周波電圧を印加
すると、電極２２上に取シ付けられたＡＪやあるいは多
結晶８１等の導電材から成るターゲット２３の表面に、
高エネルギのイオンが衝突する。この衝突によってター
ゲット表面から、ターゲット構成原子が叩き出され、基
板支持台２４上の基板２５上に膜が形成される。
このように、スパッタリング法にはＡＪ換や多結晶Ｓ１
膜が低基板温度で形成できる利点がある。
膜が低基板温度で形成できる利点がある。
しかしながらＡＪ膜の場合２００°Ｃ以下、シリコン膜
の場合４００°ｃ以下の基板温度で、表面凹凸の著しい
基板上に膜を形成すると、膜特性が著しく不均一となる
。すなわち、第３図に示すように、急激な側壁形状を有
するパタン３１を搭載した基板３２上に、上記の基板温
度以下でＡＪ膜や多結晶Ｂ１膜を堆積すると、パタンの
側壁における１Ｍ３４は、平坦な領域における膜３３に
比べて、多くの空孔を含み密度が小さくなる。この密度
の小さな膜とち密な膜との境界は明瞭であり、また、こ
の境界は下層パタンの下端から膜表面に向って形成され
る。この密度の小さな膜は、アルミニウムやシリコンの
エツチング液に短時間基板を浸すことによシ、選択的に
除去される。本発明は、上記特性を利用しており、第４
図に本発明の実施例を示す。
の場合４００°ｃ以下の基板温度で、表面凹凸の著しい
基板上に膜を形成すると、膜特性が著しく不均一となる
。すなわち、第３図に示すように、急激な側壁形状を有
するパタン３１を搭載した基板３２上に、上記の基板温
度以下でＡＪ膜や多結晶Ｂ１膜を堆積すると、パタンの
側壁における１Ｍ３４は、平坦な領域における膜３３に
比べて、多くの空孔を含み密度が小さくなる。この密度
の小さな膜とち密な膜との境界は明瞭であり、また、こ
の境界は下層パタンの下端から膜表面に向って形成され
る。この密度の小さな膜は、アルミニウムやシリコンの
エツチング液に短時間基板を浸すことによシ、選択的に
除去される。本発明は、上記特性を利用しており、第４
図に本発明の実施例を示す。
半導体基板４１上に、ｓｉｏ□などから成る絶縁膜４２
を堆積し、高分子材などから成るレジストパタン４３を
形成する（ａ図参照）。このパタンはエツチングマスク
としてまた、リフトオフ材層としての役割をする。この
レジストバタンをエツチングマスクとしてイオンビーム
エツチング法を用いて加工する。この際に、イオンビー
ムの入射角を基板法線に対して３０°以上にすると、（
ｂ） ＩＩＤに示すように、絶縁膜４２はレジストバタ
ン４３の端部から裾を引いた側壁形状に加工される。そ
の後導電膜４４をスパッタリング法を用いて低基板温度
で、絶縁膜４２とｔｌは同じ厚さ堆積する（０図参照）
。第３図に説明したように、レジストバタン４３の側壁
における膜は密度の小さな膜となる。
を堆積し、高分子材などから成るレジストパタン４３を
形成する（ａ図参照）。このパタンはエツチングマスク
としてまた、リフトオフ材層としての役割をする。この
レジストバタンをエツチングマスクとしてイオンビーム
エツチング法を用いて加工する。この際に、イオンビー
ムの入射角を基板法線に対して３０°以上にすると、（
ｂ） ＩＩＤに示すように、絶縁膜４２はレジストバタ
ン４３の端部から裾を引いた側壁形状に加工される。そ
の後導電膜４４をスパッタリング法を用いて低基板温度
で、絶縁膜４２とｔｌは同じ厚さ堆積する（０図参照）
。第３図に説明したように、レジストバタン４３の側壁
における膜は密度の小さな膜となる。
一方、絶縁膜４２の側壁は、ゆるやかな傾斜となってい
るために、この部分での膜はち密である。
るために、この部分での膜はち密である。
この試料を導電膜を腐食する液、例えばアルミニウムの
場合にはリン酸及びサク酸とを含む混合水浴液に、シリ
コンの場合には、硝酸及び弗酸を含む混合水溶液に短時
間浸すと、レジストバタンの側壁部での膜が選択的に除
去される（ｄ図参照）。
場合にはリン酸及びサク酸とを含む混合水浴液に、シリ
コンの場合には、硝酸及び弗酸を含む混合水溶液に短時
間浸すと、レジストバタンの側壁部での膜が選択的に除
去される（ｄ図参照）。
その後に、レジストと共に不用導電膜を除去するリフト
オフ工程を経て、導電膜４４が絶縁膜４２中に埋め込ま
れる（０図参照）。その後、絶縁膜４５を堆積し、レジ
ストバタン４６を形成しく１図参照）、このレジストバ
タンをエラチンｙ マ／（りとして、スルホール４８が
開口される（ｇ図参照）。その後、レジストバタンｊ６
を除去し、アルミニウム等から成る配線バタン４７が形
成され（ｈ図参照）、以上のようにして半導体装置の製
造を終わる。
オフ工程を経て、導電膜４４が絶縁膜４２中に埋め込ま
れる（０図参照）。その後、絶縁膜４５を堆積し、レジ
ストバタン４６を形成しく１図参照）、このレジストバ
タンをエラチンｙ マ／（りとして、スルホール４８が
開口される（ｇ図参照）。その後、レジストバタンｊ６
を除去し、アルミニウム等から成る配線バタン４７が形
成され（ｈ図参照）、以上のようにして半導体装置の製
造を終わる。
以上のようにして、本発明によれば、半導体装置の表面
の平坦化が図られているだめに、上層配線の断線や下Ｉ
−配線との短絡が阻止できる。
の平坦化が図られているだめに、上層配線の断線や下Ｉ
−配線との短絡が阻止できる。
以上説明したように、本発明によれば半導体装置の表面
の平坦化が図ることができるために、微小で高密度な半
導体装置の製造歩留シ及び信頼性が向上する利点がある
。
の平坦化が図ることができるために、微小で高密度な半
導体装置の製造歩留シ及び信頼性が向上する利点がある
。
第１図（ａ）〜（ｄ）は半導体装置の従来の製造工程図
、第２図はスパッタリング装置の概略図、第３図はスパ
ッタリング法による膜の堆積形状、第４図（ａ）〜（ｈ
）は本発明の製造工程における半導体装置の断面図を示
す。 １１・・・基板、１２・・・配線、１３・・・層間絶縁
膜、１４・・・レジスト、１５・・・配線、２１・・・
スパッタ容器、２２・・・電極、２３・・・ターゲット
、２４・・・基鈑支持体、２５・・・基板、３１・・・
バタン、３２・・基板、３３・・・平坦な部分の膜、３
４・・・Ｉｌ、Ｉ：＋斜した部分の片゛・！、４１・・
・半導体基板、４２・・・絶Ｉ５：８：；、４３・・レ
ジス ”ドパタン、４４・・・導電膜、４５・・
絶縁１１：；４．４６・・・レジストバタン、４７・・
・配線バタン、４８川ス／Ｌ特許出願人 第２図 第３図 第４図 第４図 ４４２ ４４２ １
、第２図はスパッタリング装置の概略図、第３図はスパ
ッタリング法による膜の堆積形状、第４図（ａ）〜（ｈ
）は本発明の製造工程における半導体装置の断面図を示
す。 １１・・・基板、１２・・・配線、１３・・・層間絶縁
膜、１４・・・レジスト、１５・・・配線、２１・・・
スパッタ容器、２２・・・電極、２３・・・ターゲット
、２４・・・基鈑支持体、２５・・・基板、３１・・・
バタン、３２・・基板、３３・・・平坦な部分の膜、３
４・・・Ｉｌ、Ｉ：＋斜した部分の片゛・！、４１・・
・半導体基板、４２・・・絶Ｉ５：８：；、４３・・レ
ジス ”ドパタン、４４・・・導電膜、４５・・
絶縁１１：；４．４６・・・レジストバタン、４７・・
・配線バタン、４８川ス／Ｌ特許出願人 第２図 第３図 第４図 第４図 ４４２ ４４２ １
Claims (1)
- 上面にす７トオフ材層を有し、かつ、所望の側壁形状を
有する絶縁膜を備えた半導体基板上に、スパッタリング
法で導電膜を形成する工程と、前記リフトオフ材ｊ−の
側壁部の導電膜を選択的に除去するエツチング工程と、
前記リフトオフ材層の上面の導電膜をリフトオフ材層と
共に除去するリフトオフ工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15681582A JPS5947740A (ja) | 1982-09-10 | 1982-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15681582A JPS5947740A (ja) | 1982-09-10 | 1982-09-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5947740A true JPS5947740A (ja) | 1984-03-17 |
Family
ID=15635932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15681582A Pending JPS5947740A (ja) | 1982-09-10 | 1982-09-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947740A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60261156A (ja) * | 1984-06-08 | 1985-12-24 | Nippon Telegr & Teleph Corp <Ntt> | 多層配線の形成法 |
| US6713237B2 (en) * | 2000-07-27 | 2004-03-30 | Seagate Technology Llc | Single layer lift-off method for making an electronic device |
| JP2010518610A (ja) * | 2007-02-06 | 2010-05-27 | フラウンホーファー−ゲゼルシャフト ツール フエルデルング デア アンゲヴァンテン フォルシュング エー．ファオ． | 半導体基板上にパターンを形成するための方法 |
-
1982
- 1982-09-10 JP JP15681582A patent/JPS5947740A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60261156A (ja) * | 1984-06-08 | 1985-12-24 | Nippon Telegr & Teleph Corp <Ntt> | 多層配線の形成法 |
| US6713237B2 (en) * | 2000-07-27 | 2004-03-30 | Seagate Technology Llc | Single layer lift-off method for making an electronic device |
| JP2010518610A (ja) * | 2007-02-06 | 2010-05-27 | フラウンホーファー−ゲゼルシャフト ツール フエルデルング デア アンゲヴァンテン フォルシュング エー．ファオ． | 半導体基板上にパターンを形成するための方法 |
| US8236689B2 (en) | 2007-02-06 | 2012-08-07 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Method for applying a structure to a semiconductor element |
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