JPS639952A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS639952A JPS639952A JP15445986A JP15445986A JPS639952A JP S639952 A JPS639952 A JP S639952A JP 15445986 A JP15445986 A JP 15445986A JP 15445986 A JP15445986 A JP 15445986A JP S639952 A JPS639952 A JP S639952A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置のｙＪ造方法に関するものであ
る。
る。
（発明のｍ要）
この発明は半導体集積回路の導電性配線の形成方法にお
いて、尋°電性配線材料を半導体上又は半導体上に形成
された絶縁股上に堆積した後、配線箇所になる箇所以外
の箇所を絶縁物にすることを特徴としている。
いて、尋°電性配線材料を半導体上又は半導体上に形成
された絶縁股上に堆積した後、配線箇所になる箇所以外
の箇所を絶縁物にすることを特徴としている。
その結果、この配線層の上に更に絶縁層や配線層を設け
る多層配線構造にする場合、配ａ層が平坦なために、上
層の絶縁層や配線層も平坦に形成することができ、上層
の配ａ層が段差により配線切れなどが生じない効果を持
つ。
る多層配線構造にする場合、配ａ層が平坦なために、上
層の絶縁層や配線層も平坦に形成することができ、上層
の配ａ層が段差により配線切れなどが生じない効果を持
つ。
（従来技術）
半導体集積回路の導電性配線の形成方法は、従来第２図
に示す様な工程によって形成されている。
に示す様な工程によって形成されている。
第２図（ａ）に、おいて２１は半導体シリコン基板、２
２は絶縁性＆０２膜、２３は導電性金属Ｍ、２４はＭの
上に塗布されたレジストである。
２は絶縁性＆０２膜、２３は導電性金属Ｍ、２４はＭの
上に塗布されたレジストである。
第２図（ｂ）において、写真食刻技術を用いてＭのエツ
チングされるべき箇所のレジストが取り除かれている。
チングされるべき箇所のレジストが取り除かれている。
第２図（Ｃ）は、Ａｊ？２３の取り除かれるべき箇所が
エツチングされた状態を示している。
エツチングされた状態を示している。
第２図（ｄ）において、導電性配線層であるＭ２Ｓの上
に中間絶縁膜３ｔ０２庖が例えばＣＶＤ法により形成さ
れている。この時、Ｍがエツチングされた箇所の上部に
おいて、３ｔ０２１１の段差２６が生じている。
に中間絶縁膜３ｔ０２庖が例えばＣＶＤ法により形成さ
れている。この時、Ｍがエツチングされた箇所の上部に
おいて、３ｔ０２１１の段差２６が生じている。
第２図（ｅ）において、中間絶縁膜２５の上部に更に導
電Ｍ層２７を形成した状態を示している。
電Ｍ層２７を形成した状態を示している。
中間絶縁ＩＩ！１２５の段差２６において、Ｎ１層２７
は被覆性が悪く、配線が切れ（段切れ）、電気的にオー
プン状態となっている。
は被覆性が悪く、配線が切れ（段切れ）、電気的にオー
プン状態となっている。
この様に、従来技術では集積回路の配線形成において、
導電性配線層を堆積した後、写真食刻技術を用いて、配
線箇所以外の箇所の部分をエツチングして取り除いてい
た。そのため、この配線層の上に中間絶縁層（例えば３
ｔｏ２膜）、更にその上に導電性配線層（例えばＭ）を
形成すると、最初に形成された配！ｉ１層が除去された
箇所で、上層の中間絶縁層に段差を生じ、更にその上の
導電配線層はその段差のために段切れを生じ易い欠点が
あった。
導電性配線層を堆積した後、写真食刻技術を用いて、配
線箇所以外の箇所の部分をエツチングして取り除いてい
た。そのため、この配線層の上に中間絶縁層（例えば３
ｔｏ２膜）、更にその上に導電性配線層（例えばＭ）を
形成すると、最初に形成された配！ｉ１層が除去された
箇所で、上層の中間絶縁層に段差を生じ、更にその上の
導電配線層はその段差のために段切れを生じ易い欠点が
あった。
（発明が解決しようとする問題点）
第２図で示した様に、多層配線構造において、上層の配
線が切れる問題は、下層のＳ電性配線において、配線以
外の箇所をエツチングにより除去したため、その上に堆
積させた中間絶縁層に凹凸が生じたために起った。この
様に、従来の導電性配線の形成方法では、配線部とそれ
以外の部分に段差が生じ、その段差が後工程の堆積物を
平坦に形成できない問題点があった。このため、本発明
は導電性配線を形成する際に、配線箇所にならない部分
を除去せずに、所望の箇所に導電性配線を形成させるこ
とを目的としたものである。
線が切れる問題は、下層のＳ電性配線において、配線以
外の箇所をエツチングにより除去したため、その上に堆
積させた中間絶縁層に凹凸が生じたために起った。この
様に、従来の導電性配線の形成方法では、配線部とそれ
以外の部分に段差が生じ、その段差が後工程の堆積物を
平坦に形成できない問題点があった。このため、本発明
は導電性配線を形成する際に、配線箇所にならない部分
を除去せずに、所望の箇所に導電性配線を形成させるこ
とを目的としたものである。
（問題点を解決するための手段）
上記問題点を解決するために、本発明は配線層になる導
電性材料例えばＭを堆積した後、配線層にならない箇所
を除去するのではなく、絶縁層にすることを特徴として
いる。以下に本発明の詳細を図面を参照し、詳細に説明
する。
電性材料例えばＭを堆積した後、配線層にならない箇所
を除去するのではなく、絶縁層にすることを特徴として
いる。以下に本発明の詳細を図面を参照し、詳細に説明
する。
（実施例）
第１図は本発明の実施例の工程を示すものである。第１
図（ａ）において１１はシリコン基板、１２は絶縁性！
１ｉｏｚＦ！、１３は導電性Ｍ層、１４はレジスト層を
表わしている。
図（ａ）において１１はシリコン基板、１２は絶縁性！
１ｉｏｚＦ！、１３は導電性Ｍ層、１４はレジスト層を
表わしている。
第１図（ｂ）は写真食刻技術を用いて、Ａｎ）１３のう
ちで導電性配線部分にしない箇所の上部のレジストを除
去した状態を表わしている。その状態で、絶縁性物質で
ある酸素１５をイオン注入する。
ちで導電性配線部分にしない箇所の上部のレジストを除
去した状態を表わしている。その状態で、絶縁性物質で
ある酸素１５をイオン注入する。
第１図（Ｃ）は、酸素のイオン注入後、レジストを除去
し熱処理すると、注入された箇所１３′は絶縁性となり
、注入されなかった箇所１３は導電性を保ったままであ
る。
し熱処理すると、注入された箇所１３′は絶縁性となり
、注入されなかった箇所１３は導電性を保ったままであ
る。
第１図（ｄ）は配線層１３及び絶縁層１３′の上に更に
上層の中間絶縁層１６をＣＶＤ法により形成し、更にそ
の上に第二層の導電性配線層を形成した状態を示してい
る。′；５１図（Ｃ）に示す様に、Ｍ層の内で配線部に
ならない部分１３′も中間絶縁層１２上に残っているた
め、配＄２層の上に更に上層の中間絶縁層１６及び上層
のＳ電性配線層１７を形成しても、段差を生じることな
く、平坦な層を幾重にも形成することが可能である。
上層の中間絶縁層１６をＣＶＤ法により形成し、更にそ
の上に第二層の導電性配線層を形成した状態を示してい
る。′；５１図（Ｃ）に示す様に、Ｍ層の内で配線部に
ならない部分１３′も中間絶縁層１２上に残っているた
め、配＄２層の上に更に上層の中間絶縁層１６及び上層
のＳ電性配線層１７を形成しても、段差を生じることな
く、平坦な層を幾重にも形成することが可能である。
（発明の効果）
以上詳細に説明した様に、本発明は配線層を形成するた
め、導電性材料を堆積した後、配線層にしない箇所をエ
ツチングにより除去するのでなく、配線材料を残したま
まイオン注入法等の方法により、絶縁性にすることを特
徴とする。このため、配線層は平坦な状態を保ち、その
上に、更に第二、第三の中間絶縁層や配線層を形成する
場合、従来よく生じた配線の断ｔａ（段切れ）が生じな
い優れた効果を持つ。
め、導電性材料を堆積した後、配線層にしない箇所をエ
ツチングにより除去するのでなく、配線材料を残したま
まイオン注入法等の方法により、絶縁性にすることを特
徴とする。このため、配線層は平坦な状態を保ち、その
上に、更に第二、第三の中間絶縁層や配線層を形成する
場合、従来よく生じた配線の断ｔａ（段切れ）が生じな
い優れた効果を持つ。
なお以上の説明において、配線材料層の一部の箇所を絶
縁物にする場合、絶縁物をイオン注入してそれを形成す
ることを述べたが、絶縁物の形成方法はイオン注入に限
定したわけでなく、化学的な堆積の後に熱処理する方法
でも良い。又、注入する絶縁物は酸素に限定するもので
はなく、絶縁性物質であれば良い。
縁物にする場合、絶縁物をイオン注入してそれを形成す
ることを述べたが、絶縁物の形成方法はイオン注入に限
定したわけでなく、化学的な堆積の後に熱処理する方法
でも良い。又、注入する絶縁物は酸素に限定するもので
はなく、絶縁性物質であれば良い。
面図。
１１・・・半導体基板
１２．１４・・・中間絶＄２膜
１３・・・配線層
１３′・・・絶縁層
出願人 セイコー電子工業株式会社
第１図
Claims (3)
- （１）半導体集積回路の導電性配線の形成において、半
導体上の絶縁膜の上あるいは半導体の上に導電性配線材
料を堆積した後、その導電性材料の配線箇所になる部分
以外の領域を絶縁性にしたことを特徴とする半導体装置
の製造方法。 - （２）電気的配線材料の配線になる箇所以外の領域に絶
縁性物質をイオン注入したことを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 - （３）イオン注入する絶縁性物質は酸素であることを特
徴とする特許請求の範囲第１項、第２項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15445986A JPS639952A (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15445986A JPS639952A (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS639952A true JPS639952A (ja) | 1988-01-16 |
Family
ID=15584696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15445986A Pending JPS639952A (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS639952A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300462A (en) * | 1989-02-20 | 1994-04-05 | Kabushiki Kaisha Toshiba | Method for forming a sputtered metal film |
| US5366911A (en) * | 1994-05-11 | 1994-11-22 | United Microelectronics Corporation | VLSI process with global planarization |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59108317A (ja) * | 1982-12-13 | 1984-06-22 | Mitsubishi Electric Corp | 電極配線形成法 |
-
1986
- 1986-07-01 JP JP15445986A patent/JPS639952A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59108317A (ja) * | 1982-12-13 | 1984-06-22 | Mitsubishi Electric Corp | 電極配線形成法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300462A (en) * | 1989-02-20 | 1994-04-05 | Kabushiki Kaisha Toshiba | Method for forming a sputtered metal film |
| US5366911A (en) * | 1994-05-11 | 1994-11-22 | United Microelectronics Corporation | VLSI process with global planarization |
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