JPS6129540B2 - - Google Patents
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- JPS6129540B2 JPS6129540B2 JP54172528A JP17252879A JPS6129540B2 JP S6129540 B2 JPS6129540 B2 JP S6129540B2 JP 54172528 A JP54172528 A JP 54172528A JP 17252879 A JP17252879 A JP 17252879A JP S6129540 B2 JPS6129540 B2 JP S6129540B2
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- JP
- Japan
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- semiconductor layer
- wiring
- layer
- etching
- impurity
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- 239000004065 semiconductor Substances 0.000 claims description 41
- 239000012535 impurity Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
Description
【発明の詳細な説明】
単体半導体装置、半導体積回路等の各種電気装
置において、その配線として低比抵抗の半導体
層、例えば、不純物が高濃度、例えば飽和濃度程
度をもつて高濃度にドープされた半導体層によつ
て構成することが、しばしば行われる。
置において、その配線として低比抵抗の半導体
層、例えば、不純物が高濃度、例えば飽和濃度程
度をもつて高濃度にドープされた半導体層によつ
て構成することが、しばしば行われる。
先ず、本発明の理解を容易にするための従来の
配線形成法を、第１図及び第２図を参照して説明
する。図示の例では、表面にSiO2のようなパツ
シベーシヨン用の絶縁層２が形成された半導体基
体１の一部に、絶縁層２に穿設した窓２ａを通じ
て配線をコンタクトさせる場合で、この場合、先
ず第１図に示すように、基体１上に全面的に、す
なわち、絶縁層２上に、その窓２ａ内を含んで不
純物が飽和程度に高い濃度をもてドーブされて低
比抵抗とされた半導体層３を化学的気相成長法等
によつて形成する。すなわち、この半導体層３中
の不純物は、この半導体層３の形成と同時にドー
プされる。次いで、第２図に示すように、この半
導体層３を所要の配線パターン４にフオトエツチ
ングを行う。すなわち、半導体層３上に図示しな
いがフオトレジストを塗布し、所定のパターンの
露光、現像を行つて最終的に得ようとする配線パ
ターンに応じたパターンのエツチングレジストを
得、これをマスクとして半導体層３をエツチング
して所要のパターンの配線４を得る。
配線形成法を、第１図及び第２図を参照して説明
する。図示の例では、表面にSiO2のようなパツ
シベーシヨン用の絶縁層２が形成された半導体基
体１の一部に、絶縁層２に穿設した窓２ａを通じ
て配線をコンタクトさせる場合で、この場合、先
ず第１図に示すように、基体１上に全面的に、す
なわち、絶縁層２上に、その窓２ａ内を含んで不
純物が飽和程度に高い濃度をもてドーブされて低
比抵抗とされた半導体層３を化学的気相成長法等
によつて形成する。すなわち、この半導体層３中
の不純物は、この半導体層３の形成と同時にドー
プされる。次いで、第２図に示すように、この半
導体層３を所要の配線パターン４にフオトエツチ
ングを行う。すなわち、半導体層３上に図示しな
いがフオトレジストを塗布し、所定のパターンの
露光、現像を行つて最終的に得ようとする配線パ
ターンに応じたパターンのエツチングレジストを
得、これをマスクとして半導体層３をエツチング
して所要のパターンの配線４を得る。
ところがこのようにして得た半導体層３による
配線４は、そのエツチングされた縁部４ａが急峻
な側面となる。したがつて、例えば半導体集積回
路において、この配線４上に絶縁層を介して他の
配線を形成するような多層配線とするとか、配線
４上を覆つて全面的に表面保護の絶縁層などの各
種材料層を形成する場合などにおいて、配線４の
縁部４ａにおいて、すなわち配線４上から他部に
跨つて形成される材料層にいわゆる段切れが生ず
る。この段切れが生じないようにするには、配線
４のパターンの縁部４ａにおける側面が下層に向
つて広がつてその面積を大とするような傾斜面と
することが望ましい。ところが、このような傾斜
面を積極的に形成するには、例えば半導体層に対
するエツチングを、順次幅を異ならしめたエツチ
ングレジストを用いて複数回行うなどの方法によ
つて階段状に形成するなどの手間を必要とする。
或いは、配線半導体層上に化学的気相成長法によ
つて形成したエツチング速度の大きい例えば
Si3N4膜を設けて、テーパーを形成する方法も考
えられるが、この場合、爾後、このSi3N4膜を除
去する作業が必要となり工程が煩雑となる。また
同様の半導体層上にArなどの不活性イオンを注
入して表面のエツチング速度を大きくしてテーパ
ーを形成することも考えられるが、この場合注入
層の導電度が低くなるという欠点がある。
配線４は、そのエツチングされた縁部４ａが急峻
な側面となる。したがつて、例えば半導体集積回
路において、この配線４上に絶縁層を介して他の
配線を形成するような多層配線とするとか、配線
４上を覆つて全面的に表面保護の絶縁層などの各
種材料層を形成する場合などにおいて、配線４の
縁部４ａにおいて、すなわち配線４上から他部に
跨つて形成される材料層にいわゆる段切れが生ず
る。この段切れが生じないようにするには、配線
４のパターンの縁部４ａにおける側面が下層に向
つて広がつてその面積を大とするような傾斜面と
することが望ましい。ところが、このような傾斜
面を積極的に形成するには、例えば半導体層に対
するエツチングを、順次幅を異ならしめたエツチ
ングレジストを用いて複数回行うなどの方法によ
つて階段状に形成するなどの手間を必要とする。
或いは、配線半導体層上に化学的気相成長法によ
つて形成したエツチング速度の大きい例えば
Si3N4膜を設けて、テーパーを形成する方法も考
えられるが、この場合、爾後、このSi3N4膜を除
去する作業が必要となり工程が煩雑となる。また
同様の半導体層上にArなどの不活性イオンを注
入して表面のエツチング速度を大きくしてテーパ
ーを形成することも考えられるが、この場合注入
層の導電度が低くなるという欠点がある。
本発明は、このような半導体層による配線を形
成するに当つて、簡単に再現性良く、その縁部の
側面適度の傾斜面が形成されるように配線のパタ
ーン化を行うことができる配線形成法を提供する
ものである。
成するに当つて、簡単に再現性良く、その縁部の
側面適度の傾斜面が形成されるように配線のパタ
ーン化を行うことができる配線形成法を提供する
ものである。
第３図ないし第５図を参照して本発明の一例を
説明する。この例においても表面にSiO2のよう
なパツシベーシヨン用の絶縁層２が形成された半
導体基体、例えばSi基体１の一部に、絶縁層２に
穿設した窓２ａを通じて配線コンタクトさせる場
合である。
説明する。この例においても表面にSiO2のよう
なパツシベーシヨン用の絶縁層２が形成された半
導体基体、例えばSi基体１の一部に、絶縁層２に
穿設した窓２ａを通じて配線コンタクトさせる場
合である。
本発明においても、第３図に示すように、基体
１上に全面的に、すなわち絶縁層２上に、その窓
２ａ内を含んで半導体層、例えばSi層１３を周知
の方法、例えば化学的気相成長法によつて例えば
5000Åの厚さに被着形成するが、特に本発明にお
いては、この半導体層１３の生成に当つては、こ
れに１の導電型の不純物例えば燐Ｐをドープさせ
るものの、この場合、その不純物濃度は、飽和状
態の濃度よりは、１桁以上低い、例えば1019〜
1020cm-3の不純物濃度に選定する。そして、この
ように半導体層１３を生成させて後に、半導体層
１３に特にイオン注入法によつて予め半導体層１
３にドープされた不純物と同導電型の不純物、例
えば同一不純物元素イオンを打ち込む。この打ち
込みは、燐Ｐを60KeV程度で１×1016cm-2程度の
高ドープ量をもつて打ち込む。
１上に全面的に、すなわち絶縁層２上に、その窓
２ａ内を含んで半導体層、例えばSi層１３を周知
の方法、例えば化学的気相成長法によつて例えば
5000Åの厚さに被着形成するが、特に本発明にお
いては、この半導体層１３の生成に当つては、こ
れに１の導電型の不純物例えば燐Ｐをドープさせ
るものの、この場合、その不純物濃度は、飽和状
態の濃度よりは、１桁以上低い、例えば1019〜
1020cm-3の不純物濃度に選定する。そして、この
ように半導体層１３を生成させて後に、半導体層
１３に特にイオン注入法によつて予め半導体層１
３にドープされた不純物と同導電型の不純物、例
えば同一不純物元素イオンを打ち込む。この打ち
込みは、燐Ｐを60KeV程度で１×1016cm-2程度の
高ドープ量をもつて打ち込む。
その後、第４図に示すように、半導体層１３上
に、最終的に得る配線パターンに応じたパターン
にレジスト膜例えばフオトレジスト膜１０を周知
の技術によつて、すなわちフオトレジストの塗
布、露光、及び現像によつて被着する。そして、
このレジスト膜１０をエツチングマスクとして、
半導体層１３に対し、例えばCF4等のガスでプラ
ズマエツチングする。このようにすると、レジス
ト膜１０によつて覆われていない部分の半導体層
１３がエツチングされてレジスト膜１０のパター
ンに応じたパターンを有する半導体層１３の残部
より成る配線１４が形成される。この場合、半導
体層１３に対するエツチングは、レジスト膜１０
によつて覆われてない部分において行われるが、
この場合、半導体層１３のエツチングが、このレ
ジスト膜１０の縁部からレジスト膜１０下に入り
込むように進行して、配線１４の縁部の側面には
下方に向つて広がる傾斜面１４ａが形成される。
これは、半導体層１３へのイオンの打ち込みによ
つて、半導体層１３の表面側がダメージ
（damage：損傷）を受け、この表面側におけるエ
ツチング速度が、下層側のそれより大となること
によつて表面側においては、面方向に沿つてエツ
チングが進行し易く、これによつてレジスト膜１
０下に入り込むいわばサイドエツチが顕著に生じ
て配線１４の縁部の側面には下方に向つて広がる
傾斜面１４ａが生じる。
に、最終的に得る配線パターンに応じたパターン
にレジスト膜例えばフオトレジスト膜１０を周知
の技術によつて、すなわちフオトレジストの塗
布、露光、及び現像によつて被着する。そして、
このレジスト膜１０をエツチングマスクとして、
半導体層１３に対し、例えばCF4等のガスでプラ
ズマエツチングする。このようにすると、レジス
ト膜１０によつて覆われていない部分の半導体層
１３がエツチングされてレジスト膜１０のパター
ンに応じたパターンを有する半導体層１３の残部
より成る配線１４が形成される。この場合、半導
体層１３に対するエツチングは、レジスト膜１０
によつて覆われてない部分において行われるが、
この場合、半導体層１３のエツチングが、このレ
ジスト膜１０の縁部からレジスト膜１０下に入り
込むように進行して、配線１４の縁部の側面には
下方に向つて広がる傾斜面１４ａが形成される。
これは、半導体層１３へのイオンの打ち込みによ
つて、半導体層１３の表面側がダメージ
（damage：損傷）を受け、この表面側におけるエ
ツチング速度が、下層側のそれより大となること
によつて表面側においては、面方向に沿つてエツ
チングが進行し易く、これによつてレジスト膜１
０下に入り込むいわばサイドエツチが顕著に生じ
て配線１４の縁部の側面には下方に向つて広がる
傾斜面１４ａが生じる。
その後は、必要に応じて第５図示すようにレジ
スト膜１０を除去し、配線１４上に図示しない
が、例えば絶縁層などの材料層を被着する。この
ように配線１４上にその縁部に跨つて絶縁層など
の材料層を形成する場合でも、その縁部にはすそ
広がりの傾斜面１４ａが存在しているので、この
材料層の配線１４上から配線１４が存在しない他
部に亘る部分で段切れが生ずるような不都合を効
果的に回避できる。
スト膜１０を除去し、配線１４上に図示しない
が、例えば絶縁層などの材料層を被着する。この
ように配線１４上にその縁部に跨つて絶縁層など
の材料層を形成する場合でも、その縁部にはすそ
広がりの傾斜面１４ａが存在しているので、この
材料層の配線１４上から配線１４が存在しない他
部に亘る部分で段切れが生ずるような不都合を効
果的に回避できる。
そして、このようにして得た配線１４は、最終
的には、不純物のイオン注入によつて飽和状態、
或いはこれに近い高い不純物濃度となるので、配
線として充分高い導電性を呈することができる。
的には、不純物のイオン注入によつて飽和状態、
或いはこれに近い高い不純物濃度となるので、配
線として充分高い導電性を呈することができる。
上述したように本発明によれば、半導体層１３
の表面に不純物のイオン注入によるダメージを利
用して配線１４の縁部に傾斜面１４ａを形成する
ようにしたので、不純物イオンの打ち込みエネル
ギー、ドース量の選定によつて傾斜面１４ａの角
度を任意確実に再現性良く形成することができ、
工業的利益が大きい。
の表面に不純物のイオン注入によるダメージを利
用して配線１４の縁部に傾斜面１４ａを形成する
ようにしたので、不純物イオンの打ち込みエネル
ギー、ドース量の選定によつて傾斜面１４ａの角
度を任意確実に再現性良く形成することができ、
工業的利益が大きい。
第１図及び第２図は従来の配線形成法の各工程
の拡大断面図、第３図ないし第５図は本発明によ
る配線形成法の一例の各工程の拡大断面図であ
る。 １は基体、２はその表面の絶縁層、１３は半導
体層、１４は配線、１４ａはその縁部の傾斜面で
ある。
の拡大断面図、第３図ないし第５図は本発明によ
る配線形成法の一例の各工程の拡大断面図であ
る。 １は基体、２はその表面の絶縁層、１３は半導
体層、１４は配線、１４ａはその縁部の傾斜面で
ある。
Claims (1)
- 【特許請求の範囲】 １ 基体上に、その不純物濃度が飽和状態の濃度
より低くかつその付近の高濃度領域に選ばれた第
１導電型の不純物を含む半導体層を形成する工程
と、 該半導体層の表面に直接不純物を高濃度にイオ
ン注入してこの半導体層表面にダメージを与える
工程と、 前記半導体層上に所要のパターンをもつてレジ
スト層を形成する工程と、 該レジスト層をエツチングレジストとして前記
半導体層を前記ダメージを利用してテーパエツチ
ングする工程とを有する配線形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17252879A JPS5694759A (en) | 1979-12-28 | 1979-12-28 | Wiring forming method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17252879A JPS5694759A (en) | 1979-12-28 | 1979-12-28 | Wiring forming method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5694759A JPS5694759A (en) | 1981-07-31 |
| JPS6129540B2 true JPS6129540B2 (ja) | 1986-07-07 |
Family
ID=15943589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17252879A Granted JPS5694759A (en) | 1979-12-28 | 1979-12-28 | Wiring forming method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5694759A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923522A (ja) * | 1982-07-29 | 1984-02-07 | Matsushita Electronics Corp | ドライエツチング方法 |
| US5591300A (en) * | 1995-06-07 | 1997-01-07 | Vtc Inc. | Single crystal silicon dry-etch endpoint based on dopant-dependent and thermally-assisted etch rates |
-
1979
- 1979-12-28 JP JP17252879A patent/JPS5694759A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5694759A (en) | 1981-07-31 |
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