KR100269595B1 - 프로파일을 개선한 콘택홀의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 11
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052796 boron Inorganic materials 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 3
- 238000009826 distribution Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract description 9
- 239000004020 conductor Substances 0.000 abstract description 4
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명은 (1) 하층의 전도성 물질과 도전층을 분리하기 위해 격리층으로서 BSPG를 다수층으로 데포지션 하는 단계, (2) 하층의 전도성 물질과 Metal이 연결될 곳에 접촉창을 형성하기 위해 포토레지스트(PR)를 이용하여 마스크를 형성하는 단계, (3) PR 마스크를 이용하여 BSPG를 이방성 건식식각으로 약간의 하부 BSPG만 남기고 식각하는 단계, (4) PR 를 제거하고, 접촉창 아래에 남아있는 BSPG를 충분히 제거할 만큼 종방향 및 횡방향으로 건식식각하는 단계를 포함하여 이루어진다.
더 구체적으로는, 하층의 전도성 물질과 도전층을 분리하기 위한 BSPG층을 BSPG의 보론 및 인의 농도를 조절하기 위에 있는 BSPG층의 식각비율이 아래에 있는 층에 비해 빠르게 한 것이다.
Description
제 1 도 종래 기술 설명을 위한 단면도.
제 2 도 본 발명을 설명하기 위한 단면도.
본 발명은 반도체 제조공정 중에서 프로파일을 개선한 콘택홀의 조방법에 관한 것으로, 특히 콘택사이즈가 극히 작은 ULSI급 소자의 제조에 적합하도록 한 콘택홀의 프로파일 개선방법에 관한 것이다.
종래의 콘택홀의 제조방법은 제 1a 도에 도시된 바와 같이, 하층의 전도성 물질과 도전층(Metal)을 분리하기 위해 격리층으로서 BPSG를 증착한다.
제 1b 도와 같이, 하층과 Metal이 연결될 곳에 콘택홀(Contact)을 형성하기 위해 포트레지스트(PR)를 이용하여 Mask 작업을 한다.
제 1c 도와 같이, 콘택 부위의 수직한 높이를 줄이기 위해 HF와 같은 용액에 웨이퍼(Wafer)를 담궈 BPSG의 상단을 약간 식각한다.
제 1d 도와 같이, 나머지 산화막(BPSG)을 게스와의 반응성을 이용하여 건식으로 식각한다.
제 1e 도와 같이, PR을 제거한다.
제 1f 도와 같이, Metal을 증착한다.
이러한 종래 기술은 콘택(Contact)의 크기가 작아지면서 습식식각을 위한 HF용액이 표면 장력때문에 PR의 아랫부분까지 도달하기 어렵고, 콘택의 상단에만 경사를 주기 때문에 Metal 증착시 커다란 효과를 거두기 어렵다.
본발명은 종래의 문제점을 해소하기 위한 제조방법으로서, 반도체기판 상에 불순물영역을 덮도록 BPSG 등의 불순물이 도핑되되, 종방향으로 불순물농도 분포가 다른 절연막을 다수층 형성하는 공정과, 절연막 상에 불순물영역과 대응되는 부분이 노출되도록 패터닝된 감광막패턴을 형성하는 공정과, 감광막패턴을 마스크로 하여 절연막의 일부를 1차 건식 식각하는 공정과, 감광막패턴을 제거하는 공정과, 불순물영역이 노출되도록 절연막을 종방향 및 횡방향으로 2차 건식식각하여 콘텍홀을 형성하는 공정을 구비한 것이 특징이다.
더 구체적으로는, 하층의 전도성 물질(불순물영역)과 배선 형성용 도전층을 분리하기 위한 절연막인 BPSG층을 BPSG의 보론 및 인의 농도를 조절하여 위에 있는 BPSG층의 식각비율이 아래에 있는 층에 비해 빠르게 한 것이다.
제 2 도를 참조하면서 본 발명의 방법을 설명한다.
먼저, 제 2a 도에서 도시한 것처럼, 종래 기술과 같이 하층의 전도성 물질(불순물영역 등)과 배선 형성용 도전층을 분리하기 위해 격리층으로서 BPSG를 증착한다.
그러나 이 때, 종래와는 달리 BPSG의 종방향으로 보론(Boron)과 인(Phosporous)의 농도를 다르게 하여 다수층 (예로서 제 1, 2, 및 3 BPSG 층)을 데포지션 한다.
조절 방법은 콘택 식각시의 식각 비율이 위층에 있는 BPSG에서 더욱 빠르도록 한다.
그후, 제 2b 도에서 도시한 것처럼, 하층과 Metal이 연결될 곳에 콘택홀을 형성하기 위해 포토레지스트(PR)를 이용하여 마스크 작업을 한다.
다음에, 제 2c 도에서 도시한 것처럼, 포토레지스트를 마스크(Mask)로 하여 BPSG를 식각한다. 이 때, 콘택홀 부위의 실리콘이 노출되어 후공정인 콘택 식각에서 손상을 입지 않도록 약간의 하부 BPSG를 남겨 놓는다.
그런후, 제 2d 도에서 도시한 것처럼, PR 를 제거한다.
이어서, 제 2d 도에서 도시한 것처럼, 이미 실시한 콘택 식각공정에서 형성된 산화막(BPSG)을 Mask로 하여 콘택홀 아래에 남아있는 BPSG를 충분히 제거할 만큼 식각를 실시한다.
이 때, 식각는 종방향으로 뿐만 아니라 횡방향으로도 쉽게 일어나도록 실시한다.
다 수층으로 형성된 산화막(BPSG)은 BPSG의 보론 및 인의 농도를 조절함으로써, 상부의 BPSG의 식각비율이 하부의 BPSG에 비해 빠르게 진행된 것이 특징인 프로파일을 개선한다.
이렇게 한 후, 제 2e 도에서 도시한 것처럼, 메탈을 증착한다.
본 발명의 방법에 의하면, 건식식각만으로 콘택홀의 경사도를 개선할 수 있으므로 습식식각를 실시할 때 습식용액의 표면 장력에 의해 발생하는 문제를 걱정하지 않아도 되고, 기존 기술과는 달리 콘택의 경사가 전체적으로 형성되므로 메탈스텝 카브리지(Metal Step Coverage)를 크게 개선할 수 있다.
Claims (2)
- 반도체기판 상의 불순물영역을 노출시키는 콘택홀 제조방법에 있어서, 상기 반도체기판 상에 상기 불순물영역을 덮도록 BPSG 등의 불순물이 도핑되되, 종방향으로 상기 불순물농도 분포가 다른 절연막을 다수층 형성하는 공정과, 상기 절연막 상에 상기 불순물영역과 대응되는 부분이 노출되도록 패터닝된 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로 하여 상기 절연막의 일부를 1차 건식 식각하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 불순물영역이 노출되도록 상기 절연막을 종방향 및 횡방향으로 2차 건식식각하여 콘택홀을 형성하는 공정을 구비하는 프로파일을 개선한 콘택홀의 제조방법.
- 제 1 항에 있어서, 상기 다 수층으로 형성된 절연막은 BPSG의 보론 및 인의 농도를 조절함으로써, 상부의 BPSG의 식각비율이 하부의 BPSG에 비해 빠르게 진행된 것이 특징인 프로파일을 개선한 콘택홀의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920008102A KR100269595B1 (ko) | 1992-05-14 | 1992-05-14 | 프로파일을 개선한 콘택홀의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920008102A KR100269595B1 (ko) | 1992-05-14 | 1992-05-14 | 프로파일을 개선한 콘택홀의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930024095A KR930024095A (ko) | 1993-12-21 |
| KR100269595B1 true KR100269595B1 (ko) | 2000-10-16 |
Family
ID=19333048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920008102A KR100269595B1 (ko) | 1992-05-14 | 1992-05-14 | 프로파일을 개선한 콘택홀의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100269595B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473157B1 (ko) * | 1997-12-31 | 2005-05-19 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
| KR100671607B1 (ko) * | 2002-07-09 | 2007-01-18 | 주식회사 하이닉스반도체 | 플래시 메모리 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477135B1 (ko) * | 1997-08-08 | 2005-06-29 | 삼성전자주식회사 | 반도체장치의제조방법 |
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| JPS6396922A (ja) * | 1986-10-13 | 1988-04-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01274419A (ja) * | 1988-04-27 | 1989-11-02 | Matsushita Electron Corp | 半導体装置 |
| JPH0277130A (ja) * | 1988-06-06 | 1990-03-16 | Canon Inc | 半導体装置の製造方法 |
-
1992
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100671607B1 (ko) * | 2002-07-09 | 2007-01-18 | 주식회사 하이닉스반도체 | 플래시 메모리 제조방법 |
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|---|---|
| KR930024095A (ko) | 1993-12-21 |
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