JPH021924A - 異なる金属層を相互接続する方法と半導体装置 - Google Patents
異なる金属層を相互接続する方法と半導体装置Info
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- JPH021924A JPH021924A JP63295874A JP29587488A JPH021924A JP H021924 A JPH021924 A JP H021924A JP 63295874 A JP63295874 A JP 63295874A JP 29587488 A JP29587488 A JP 29587488A JP H021924 A JPH021924 A JP H021924A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
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- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はＶＬＳＩ装置で誘電体層によって隔てられた
金属層の間にセルファラインの平面状相互接続部を形成
する方法に関する。
金属層の間にセルファラインの平面状相互接続部を形成
する方法に関する。
の支術 び問題、Ｊ
この出願は１９８４年１１月２９日に出願にされた係属
中の米国特許出願通し番号第６７６．１３２号と関連を
有すると共に、それ自体が１９８５年８月６日に出願さ
れた米国特許出願通し番号第７６２，８８５号（現在放
棄）の継続出願である１９８７年１月１９日に出願され
た係属中の米国特許出願通し番号用０１１，３５５号の
一部継続出願である。
中の米国特許出願通し番号第６７６．１３２号と関連を
有すると共に、それ自体が１９８５年８月６日に出願さ
れた米国特許出願通し番号第７６２，８８５号（現在放
棄）の継続出願である１９８７年１月１９日に出願され
た係属中の米国特許出願通し番号用０１１，３５５号の
一部継続出願である。
中間の誘電体を介して金属層を相互接続する標準的な方
法は、「バイア方法」と呼ばれているが、これは誘電体
の上に配置したフォトレジスト層によって限定して孔を
エッチするだけのものである。
法は、「バイア方法」と呼ばれているが、これは誘電体
の上に配置したフォトレジスト層によって限定して孔を
エッチするだけのものである。
その為に使われるエッチ方法は、旧式の湿式エッチ方法
又は乾式エッチ方法の何れかであった。湿式エッチ方法
では、勾配のついた、等方性を持ってエッチされた側壁
が生ずるが、乾式エツチングでは、その異方性エツチン
グ特性の為、垂直に近い酸化物の段が生ずる。−船釣に
乾式エツチングの後、金属のデボジッションの前に、中
間の誘電体は、孔の側壁に勾配をつける様にリフローす
るまで加熱する。この勾配が、孔の壁の上にデポジット
された金属層が薄くなることを最小限に抑える助けにな
る。この金属のデボジッションにより、エッチされた孔
を介して、その下にある金属層とのオーミック接触が得
られる。
又は乾式エッチ方法の何れかであった。湿式エッチ方法
では、勾配のついた、等方性を持ってエッチされた側壁
が生ずるが、乾式エツチングでは、その異方性エツチン
グ特性の為、垂直に近い酸化物の段が生ずる。−船釣に
乾式エツチングの後、金属のデボジッションの前に、中
間の誘電体は、孔の側壁に勾配をつける様にリフローす
るまで加熱する。この勾配が、孔の壁の上にデポジット
された金属層が薄くなることを最小限に抑える助けにな
る。この金属のデボジッションにより、エッチされた孔
を介して、その下にある金属層とのオーミック接触が得
られる。
バイア方法は、ＬＳＩ及び初期のＶＬＳＩ技術にとって
は成功をおさめたが、高級なＶＬＳ Ｉ技術で要求され
る接点の間の収縮するすき間が、バイア方法に伴う大き
な問題の所在を明らかにする様になった。標準のバイア
方法は、バイアの頂部に沿って朝顔形に広がったリード
を必要とする。
は成功をおさめたが、高級なＶＬＳ Ｉ技術で要求され
る接点の間の収縮するすき間が、バイア方法に伴う大き
な問題の所在を明らかにする様になった。標準のバイア
方法は、バイアの頂部に沿って朝顔形に広がったリード
を必要とする。
この朝顔形に広がる条件により、金属ピッチが制限され
、約２０乃至３０％余分のバー面積を必要とする。バイ
ア相互接続では、プラグ又は相互接続用導電層を作る時
、通路の側壁の上に敷設される導体の厚さが薄くなる為
に、段のカバーの問題が生じ、こうして相互接続部の過
大な回路低抗を招く。
、約２０乃至３０％余分のバー面積を必要とする。バイ
ア相互接続では、プラグ又は相互接続用導電層を作る時
、通路の側壁の上に敷設される導体の厚さが薄くなる為
に、段のカバーの問題が生じ、こうして相互接続部の過
大な回路低抗を招く。
バイア方法によって得られる相互接続部の領域で、上側
金属層に平面性がない為、バイア相互接続部は、別のバ
イア相互接続部の上、又は接点の上にＰ１設することが
できない。バイアによって形成された相互接続部を互い
に隣接して、又はリードに隣接して配置する時、設３１
の制約が生ずる。
金属層に平面性がない為、バイア相互接続部は、別のバ
イア相互接続部の上、又は接点の上にＰ１設することが
できない。バイアによって形成された相互接続部を互い
に隣接して、又はリードに隣接して配置する時、設３１
の制約が生ずる。
金属のピッチを極めて密にする時、隣接した相互接続部
の勾配がつながって、金属の短絡部を招く傾向がある。
の勾配がつながって、金属の短絡部を招く傾向がある。
多重レベル金属方式を取扱う時、バイアによって形成さ
れた相互接続部に平面性がない為に、この他の多数の問
題が起る可能性がある。
れた相互接続部に平面性がない為に、この他の多数の問
題が起る可能性がある。
明細書の口頭で引用した係属中の米国特許出願は、相隔
たる金属層の間の誘電体層を通り抜ける金属ピラー相互
接続部を形成する方法を記載している。然し、略垂直な
側面を持つと共に、装置のリード構造とセルファライン
にすることのできる様な金属ピラーを形成する方法の必
要が生じた。
たる金属層の間の誘電体層を通り抜ける金属ピラー相互
接続部を形成する方法を記載している。然し、略垂直な
側面を持つと共に、装置のリード構造とセルファライン
にすることのできる様な金属ピラーを形成する方法の必
要が生じた。
従って、この発明の技術的な利点は、高密度集積回路に
適した、金属層の間をセルファラインで相互接続する改
良された方法を提供することである。
適した、金属層の間をセルファラインで相互接続する改
良された方法を提供することである。
別の技術的な利点は、相互接続部の領域で、上側の金属
層が平面性を持てる様にするセルファライン相互接続方
法を提供することである。。
層が平面性を持てる様にするセルファライン相互接続方
法を提供することである。。
この発明の別の技術的な利点は、相互接続部の側壁のビ
ッヂを大幅に＾め、従って、隣り合った相互接続部の間
隔を一層密にすることができる様な、金属層のセルファ
ライン相互接続方法を提供することである。
ッヂを大幅に＾め、従って、隣り合った相互接続部の間
隔を一層密にすることができる様な、金属層のセルファ
ライン相互接続方法を提供することである。
問題点を解決するための手 び
この発明では、中間の誘電体層を介して異なる金ａ層を
相互接続する方法を提供する。この方法は、半導体の面
上に、導電材料の第１の層及びピラー層を形成すること
を含む。ピラー層をエッチして、導電材料のピラーを形
成し、他方用１の層をエッチして、この発明によるセル
ファライン方式に従って、ピラー・リードと同じ寸法と
形状を持つ整合した第１レベルのリードを形成する。
相互接続する方法を提供する。この方法は、半導体の面
上に、導電材料の第１の層及びピラー層を形成すること
を含む。ピラー層をエッチして、導電材料のピラーを形
成し、他方用１の層をエッチして、この発明によるセル
ファライン方式に従って、ピラー・リードと同じ寸法と
形状を持つ整合した第１レベルのリードを形成する。
ピラー及び第１レベルのリードの両方を覆う様に、誘電
体層を適用する。誘電体の上に層をデポジットして、そ
の上に平面状の表面を形成する。誘電体及びフォトレジ
ストは、そのエツチング速度が略１：１の比になる様に
選ばれる。その後、フォトレジスト及び誘電体をエッチ
バックして、ピラーの小さな一部分が露出した状態で残
る様にする。。
体層を適用する。誘電体の上に層をデポジットして、そ
の上に平面状の表面を形成する。誘電体及びフォトレジ
ストは、そのエツチング速度が略１：１の比になる様に
選ばれる。その後、フォトレジスト及び誘電体をエッチ
バックして、ピラーの小さな一部分が露出した状態で残
る様にする。。
導電材料の層をピラーの上にデポジットして、第２レベ
ルのリードを形成する。
ルのリードを形成する。
この発明は以下図面について詳しく説明するところから
、更に繰り返されよう。
、更に繰り返されよう。
実施例
第１図について説明すると、多重ターゲット能力を持つ
スパッタリングＳ装置により、半導体の面１０上に、チ
タン−タングステン合金層１２．１６．２０及びアルミ
ニウムー銅合金ｍ１４．１８を相次いで交互にデポジッ
トする。各々のチタンタングステン（ＴｉＷ）ＦＭの厚
さは約２３００人であり、これに対して各々のアルミニ
ウムー銅合金層の厚さは約５０００人である。
スパッタリングＳ装置により、半導体の面１０上に、チ
タン−タングステン合金層１２．１６．２０及びアルミ
ニウムー銅合金ｍ１４．１８を相次いで交互にデポジッ
トする。各々のチタンタングステン（ＴｉＷ）ＦＭの厚
さは約２３００人であり、これに対して各々のアルミニ
ウムー銅合金層の厚さは約５０００人である。
ポジのフォトレジストと、ウェーハ」−直接段形（ＤＳ
Ｗ）１合及び露出り法を用いて、ピラー・マスク・キャ
ップ区域を限定する。ＴｉＷの一番上の層を、乾燥した
弗素組成物を使った反応性イオン・エッチ装置内で選択
的にエッチして、第２図及び第３図に示す様に、ＴｉＷ
層２層内０内ラー・マスク・キャップ２２を形成づる。
Ｗ）１合及び露出り法を用いて、ピラー・マスク・キャ
ップ区域を限定する。ＴｉＷの一番上の層を、乾燥した
弗素組成物を使った反応性イオン・エッチ装置内で選択
的にエッチして、第２図及び第３図に示す様に、ＴｉＷ
層２層内０内ラー・マスク・キャップ２２を形成づる。
このエツチング過程の間のＴｉＷのアンダーカットは極
く少いので、ピラー相互接続部の最終的な寸法は約３×
３μの現在の限界より小さく作ることができる。エツチ
ングの後、ＡＪ−ＣｕのＩＩ！蝕に対する保護作用もす
る湿式レジスト・ストリップ内で７オトレジスト・パッ
ドを除く。ピラー・マスク・キャップ２２のＩ ＦＡは
変わることがあるが、この発明のセルファライン特性を
持つ様にする為、所望のピラー形式より若干大きい面積
を持っている。
く少いので、ピラー相互接続部の最終的な寸法は約３×
３μの現在の限界より小さく作ることができる。エツチ
ングの後、ＡＪ−ＣｕのＩＩ！蝕に対する保護作用もす
る湿式レジスト・ストリップ内で７オトレジスト・パッ
ドを除く。ピラー・マスク・キャップ２２のＩ ＦＡは
変わることがあるが、この発明のセルファライン特性を
持つ様にする為、所望のピラー形式より若干大きい面積
を持っている。
−実ＩＡ例では、ピラー・マスク・キャップ２２の面積
は幅２μ、長さ３μにして、２μ×２μの寸法を持つと
共に、この後のリード・パターンに２辺がセルファライ
ンになっているピラー接続部を最終的に作る。この代り
に、図面に示す様に、ピラー接続部の４辺をセルファラ
インにする為に、ピラー・マスク・キャップは２μより
若十幅を広くしてもＪ：い。
は幅２μ、長さ３μにして、２μ×２μの寸法を持つと
共に、この後のリード・パターンに２辺がセルファライ
ンになっているピラー接続部を最終的に作る。この代り
に、図面に示す様に、ピラー接続部の４辺をセルファラ
インにする為に、ピラー・マスク・キャップは２μより
若十幅を広くしてもＪ：い。
第４図及び第５図はリード・フォトレジスト領域２３の
形成の仕方を示す。フォトレジスト領域２３は、２μの
幅及び制限の無い長さと云う様な、リード相η接続部の
所望の寸法を持つ様な寸法にする。領域２３は、幅２μ
、長さ２μと云う様な、リード・パッドを形成する寸法
にしてもよく、これは、基板１０に第２レベルの相互接
続部を直接的に接触さゼるのに役立つ。
形成の仕方を示す。フォトレジスト領域２３は、２μの
幅及び制限の無い長さと云う様な、リード相η接続部の
所望の寸法を持つ様な寸法にする。領域２３は、幅２μ
、長さ２μと云う様な、リード・パッドを形成する寸法
にしてもよく、これは、基板１０に第２レベルの相互接
続部を直接的に接触さゼるのに役立つ。
第１レベルのリード・パターン２３は、必然的に、ピラ
ー・マスク・キャップ２２のセルファラインでない辺が
前古の範囲内にあって、それによって区切られる様に位
置決めされ且つ寸法が定められる。然し、ピラー・マス
ク・キャップ２２の辺の内、第１レベルのリード構造と
セルファラインにすべき辺は、領１４２３の範囲内には
ない。リード・フォトレジスト領１２３の範囲外にある
ＴｉＷピラー・キャップ・マスク８１２２の部分のエツ
チングが、弗素をベースとしたプラズマ・エッチによっ
て６行なわれる。この為、第６図及び第７図に示す様に
、ピラー・キャップ・マスク２２がセルファラインのピ
ラー・キャップ・マスク２２ａに縮小し、希望する場所
では、リード・フォトレジス］−領域２３の辺と一致さ
せられる。この侵、ＡＪ−Ｃｕデポジット１８及びＴｉ
Ｗ障壁デポジット１６を含むピラー層内に、乾燥した塩
素組成物を用いて、反応性イオン・エッチ装（Ｕ（ＲＩ
Ｅ）で追加のエツチングが行なわれる。その侵、フォト
レジストを剥して、ピラー・パッド２２ａがある場所を
除いて、Ａｊ！ −Ｃｕデポジット１８を露出する（方
法のこの段階では、上から見た時、デポジット１８はピ
ラー・パッド２２ａの両側から伸びていてよい）。フォ
トレジストを剥すのは、露出したＡＪ −ＣＬＪの腐蝕
の防禦の為に、ＲＩ Ｅ装置内のその場所で行なわれる
。
ー・マスク・キャップ２２のセルファラインでない辺が
前古の範囲内にあって、それによって区切られる様に位
置決めされ且つ寸法が定められる。然し、ピラー・マス
ク・キャップ２２の辺の内、第１レベルのリード構造と
セルファラインにすべき辺は、領１４２３の範囲内には
ない。リード・フォトレジスト領１２３の範囲外にある
ＴｉＷピラー・キャップ・マスク８１２２の部分のエツ
チングが、弗素をベースとしたプラズマ・エッチによっ
て６行なわれる。この為、第６図及び第７図に示す様に
、ピラー・キャップ・マスク２２がセルファラインのピ
ラー・キャップ・マスク２２ａに縮小し、希望する場所
では、リード・フォトレジス］−領域２３の辺と一致さ
せられる。この侵、ＡＪ−Ｃｕデポジット１８及びＴｉ
Ｗ障壁デポジット１６を含むピラー層内に、乾燥した塩
素組成物を用いて、反応性イオン・エッチ装（Ｕ（ＲＩ
Ｅ）で追加のエツチングが行なわれる。その侵、フォト
レジストを剥して、ピラー・パッド２２ａがある場所を
除いて、Ａｊ！ −Ｃｕデポジット１８を露出する（方
法のこの段階では、上から見た時、デポジット１８はピ
ラー・パッド２２ａの両側から伸びていてよい）。フォ
トレジストを剥すのは、露出したＡＪ −ＣＬＪの腐蝕
の防禦の為に、ＲＩ Ｅ装置内のその場所で行なわれる
。
こうして、ピラー・パッド２２ａは、リード・フォトレ
ジスト領ｔ１ｉ！２３の寸法を持つ様になる。
ジスト領ｔ１ｉ！２３の寸法を持つ様になる。
−旦フオドレジストを剥したら、ＲＩＥ装′Ｉイは、前
に述べた塩素組成物を用いて、へρ−ＣＬＪデポジット
１８及び１４をエッチする様に設定される。このエッチ
は、ピラー・パッド２２ａをマスクとして使って、Ａｎ
−Ｃｕデポジット１８及びＴｉＷ障壁層１６内のピラー
相互接続部をエッヂして／１−Ｃｕデポジット１４を第
１レベルのリードの寸法にまでエッヂする。Ａ、Ｇ −
Ｃｕデポジット１４．１８を除く為に選ばれるエッチャ
ントは、ＴｉＷ陣壁デポジット２２ａ及び１６を除去す
る速度の少くとも４倍の速度で、ＡＪ −Ｃｕデポジッ
トを除去すべぎである。この後のＴＯＷエッチがパッド
２２ａを除くと共に、１１！１２及び１４によって構成
された下側レベルのリードの基部の周りの区域から、並
びにピラー相互接続部の基部のレベル１６から、デポジ
ット１２内のＴｉＷを除去する。第８図及び第９図に示
す様に、こうして得られた装置が、その場所での腐蝕防
止工程を受けてから、検査の為に取り外される。
に述べた塩素組成物を用いて、へρ−ＣＬＪデポジット
１８及び１４をエッチする様に設定される。このエッチ
は、ピラー・パッド２２ａをマスクとして使って、Ａｎ
−Ｃｕデポジット１８及びＴｉＷ障壁層１６内のピラー
相互接続部をエッヂして／１−Ｃｕデポジット１４を第
１レベルのリードの寸法にまでエッヂする。Ａ、Ｇ −
Ｃｕデポジット１４．１８を除く為に選ばれるエッチャ
ントは、ＴｉＷ陣壁デポジット２２ａ及び１６を除去す
る速度の少くとも４倍の速度で、ＡＪ −Ｃｕデポジッ
トを除去すべぎである。この後のＴＯＷエッチがパッド
２２ａを除くと共に、１１！１２及び１４によって構成
された下側レベルのリードの基部の周りの区域から、並
びにピラー相互接続部の基部のレベル１６から、デポジ
ット１２内のＴｉＷを除去する。第８図及び第９図に示
す様に、こうして得られた装置が、その場所での腐蝕防
止工程を受けてから、検査の為に取り外される。
第１０図に示す様に、第１レベルのリード及びピラー相
互接続部の上に、約２３キロ人の厚さのプラズマ強化Ｃ
ＶＤＩ！！化物３６で構成された誘電体層がデポジット
される。回転付着方法を用いて、プラズマ酸化物３６の
上にフォトレジスト３８をデポジットして、第１レベル
のリード及びピラー相互接続部によってできた谷を埋め
、装置全体の上に平面状の表面３９を作る。
互接続部の上に、約２３キロ人の厚さのプラズマ強化Ｃ
ＶＤＩ！！化物３６で構成された誘電体層がデポジット
される。回転付着方法を用いて、プラズマ酸化物３６の
上にフォトレジスト３８をデポジットして、第１レベル
のリード及びピラー相互接続部によってできた谷を埋め
、装置全体の上に平面状の表面３９を作る。
その後、平面状の表面３９を、ＣＨＦ３及びｏ２及びそ
の他の弗素組成物を用いた反応性イオン・エッチ装置で
エッチバックする。平面状の誘電体層で終わる様にする
為にには、プラズマ酸化物のエッチとフォトレジストの
アッシュは１：１の比に近くしなればならない。これは
、流量、圧力及び電力レベルを用いて容易に調節するこ
とができる。エッチバックを停止し、第１１図に示す様
に、ピラー相互接続部の頂部の約１０００人が露出した
状態で残る様にする。
の他の弗素組成物を用いた反応性イオン・エッチ装置で
エッチバックする。平面状の誘電体層で終わる様にする
為にには、プラズマ酸化物のエッチとフォトレジストの
アッシュは１：１の比に近くしなればならない。これは
、流量、圧力及び電力レベルを用いて容易に調節するこ
とができる。エッチバックを停止し、第１１図に示す様
に、ピラー相互接続部の頂部の約１０００人が露出した
状態で残る様にする。
最後に、第１２図に示す様、金属ＷＩ４２．４４で構成
される第２レベルのリードをピラー１８上の平面状の表
面４０の上にデポジットする。
される第２レベルのリードをピラー１８上の平面状の表
面４０の上にデポジットする。
レベル間の誘電体の最終的な厚さがピラーの＾ざによっ
て制御され、誘電体を一層厚くすることを希望する場合
、この方法は、Ａｊ −Ｃｕの厚さを増加することによ
り、金属のデボジッションの時に容易に制御される。
て制御され、誘電体を一層厚くすることを希望する場合
、この方法は、Ａｊ −Ｃｕの厚さを増加することによ
り、金属のデボジッションの時に容易に制御される。
ピラー相互接続部はＡｌ−Ｃｕ及びＴｉＷの合金に限ら
ず、異なるエッチ速度を持つこの他の２種金属系でも作
用する。
ず、異なるエッチ速度を持つこの他の２種金属系でも作
用する。
この方法は希望に応じて、追加のレベルに対しても繰返
すことができる。各々の金属層は平面状であり、各層の
間のピラー相互接続部は、回路に対してオーミックであ
って、抵抗値を増やすものであってはならない。
すことができる。各々の金属層は平面状であり、各層の
間のピラー相互接続部は、回路に対してオーミックであ
って、抵抗値を増やすものであってはならない。
ピラー相互接続部が、金属リードを限定してエッチする
時に限定されてエッヂされ、リードと固有の整合性を持
つ。然し、この固有の整合は、従来の方法によって得ら
れる様な「縁での整合」を含むものではない。バイア方
法とは異なり、ピラー相互接続部は、リードがピラーの
上に平坦なままであることができる様にし、金属の厚さ
を何ら減少しない。第２レベル及び第３レベルの金属間
のピラーは、第１レベル及び第２レベルの金属間のピラ
ーの上に直接的に配置することができ、設計技術者は、
バーの面積を減少する為に、多数の金属レベルを積み重
ねることができる。
時に限定されてエッヂされ、リードと固有の整合性を持
つ。然し、この固有の整合は、従来の方法によって得ら
れる様な「縁での整合」を含むものではない。バイア方
法とは異なり、ピラー相互接続部は、リードがピラーの
上に平坦なままであることができる様にし、金属の厚さ
を何ら減少しない。第２レベル及び第３レベルの金属間
のピラーは、第１レベル及び第２レベルの金属間のピラ
ーの上に直接的に配置することができ、設計技術者は、
バーの面積を減少する為に、多数の金属レベルを積み重
ねることができる。
従って、この発明がピラーの少くとも２辺、希望によっ
ては、全ての辺を相互接続構造とセルファラインにする
方法を提供したことが理解されよう。
ては、全ての辺を相互接続構造とセルファラインにする
方法を提供したことが理解されよう。
当業者には、特許請求の範囲によって定められたこの発
明の範囲内で、この他の変更が容易に考えられよう。
明の範囲内で、この他の変更が容易に考えられよう。
以上の説明に関連して、更に下記の項を開示する。
（１） 異なる金属層を中間の絶縁層を介して相互接
続する方法に於いて、半導体の面上に導電材料の第１の
層及びピラー層を形成し、該第１の層をエツチングして
第１レベルのリード及びとラー・レベルを形成して、導
電材料のピラーを形成し、該ピラー及び第１レベルのリ
ードは４ｆ！Ｕ方向に整合していて同じ面積を持ち、前
記ピラー及び第１レベルのリードの上に誘電体層をデポ
ジットし、フォトレジスト及び誘電体をエッチバックし
て、前記ピラーの小さな一部分を露出し、館記ピラー及
び誘電体材料の上にＳ型材料の別の層をデポジットして
第２レベルのリードを形成する工程を含む方法。
続する方法に於いて、半導体の面上に導電材料の第１の
層及びピラー層を形成し、該第１の層をエツチングして
第１レベルのリード及びとラー・レベルを形成して、導
電材料のピラーを形成し、該ピラー及び第１レベルのリ
ードは４ｆ！Ｕ方向に整合していて同じ面積を持ち、前
記ピラー及び第１レベルのリードの上に誘電体層をデポ
ジットし、フォトレジスト及び誘電体をエッチバックし
て、前記ピラーの小さな一部分を露出し、館記ピラー及
び誘電体材料の上にＳ型材料の別の層をデポジットして
第２レベルのリードを形成する工程を含む方法。
（２） （１）項に記載した方法に於いて、誘電体の
上にフォトレジスト層を適用して、誘電体及びフォトレ
ジストのエッチ速度が略等しくなる様にする工程を含む
方法。
上にフォトレジスト層を適用して、誘電体及びフォトレ
ジストのエッチ速度が略等しくなる様にする工程を含む
方法。
（３） （２）項に記載した方法に於いて、誘電体が
、前記ピラー及び第１レベルのリードを覆うくらいに厚
手のプラズマ酸化物である方法。
、前記ピラー及び第１レベルのリードを覆うくらいに厚
手のプラズマ酸化物である方法。
（、ｌ） （１）項に記載した方法に於いて、フォト
レジストを適用する工程が、フォトレジストを平坦にす
る回転付着作業を含む方法。
レジストを適用する工程が、フォトレジストを平坦にす
る回転付着作業を含む方法。
（５） （１）項に記載した方法に於いて、第１の層
及びピラー層が何れも下側のｌｉ’ｌｌ１６及び上側の
導電層で構成されている方法。
及びピラー層が何れも下側のｌｉ’ｌｌ１６及び上側の
導電層で構成されている方法。
（６） （５）項に記載した方法に於いて、前記ピラ
ー層の上に障壁層をデポジットする工程を含む方法。
ー層の上に障壁層をデポジットする工程を含む方法。
（７） （６）項に記載した方法に於いて、前記第１
レベル及びピラーをエツチングする工程が、前記第１の
層及びピラー層に重ねて前記障壁層の上にエッチ・マス
クを形成して、その中にエツチングが可能な区域を限定
することを含む方法。
レベル及びピラーをエツチングする工程が、前記第１の
層及びピラー層に重ねて前記障壁層の上にエッチ・マス
クを形成して、その中にエツチングが可能な区域を限定
することを含む方法。
（８） 中間の絶縁層を介して異なる金属層を相互接
続する方法に於いて、半導体の面上に、何れも障壁金属
合金の底部デポジット、導電金属合金の頂部デポジット
及び当該ピラー層の上の障壁合金の外側層を用いて、第
１の層及びピラー層を形成し、障壁金属合金の外側層を
マスクして、その中にピラー・マスク・キャップ区域を
エツチングし、該ピラー・マスク・キャップ区域の一部
分をエツチングによって除くことにより、ピラー・パッ
ドをマスクしてエツチングし、前記第１の層及びピラー
層内の導電金属合金の露出しているデポジットをエツチ
ングして、前記ピラー層内にピラー相互接続部を構成す
る共に、垂直方向に整合した第１レベルのリードを前記
第１の層内に限定し、前記ピラー相互接続部及び前記第
１レベルのリードを覆うのに十分なＪ’５［さの誘電体
層をデポジットし、前記ピラー及び前記第１レベルのリ
ードの上に平面状の表面を形成する様にフォトレジスト
層を適用して、前記誘電体及びフォトレジストのエツチ
ング速度が略等しくする様にし、前記ピラーの小さな一
部分を露出する様に、前記フォトレジスト及び１１体を
エッチバックし、前記ピラー相互接続部及び誘電体材料
の上に導電材料の別の層をデポジットして、第２レベル
のリードを形成する工程を含む方法。
続する方法に於いて、半導体の面上に、何れも障壁金属
合金の底部デポジット、導電金属合金の頂部デポジット
及び当該ピラー層の上の障壁合金の外側層を用いて、第
１の層及びピラー層を形成し、障壁金属合金の外側層を
マスクして、その中にピラー・マスク・キャップ区域を
エツチングし、該ピラー・マスク・キャップ区域の一部
分をエツチングによって除くことにより、ピラー・パッ
ドをマスクしてエツチングし、前記第１の層及びピラー
層内の導電金属合金の露出しているデポジットをエツチ
ングして、前記ピラー層内にピラー相互接続部を構成す
る共に、垂直方向に整合した第１レベルのリードを前記
第１の層内に限定し、前記ピラー相互接続部及び前記第
１レベルのリードを覆うのに十分なＪ’５［さの誘電体
層をデポジットし、前記ピラー及び前記第１レベルのリ
ードの上に平面状の表面を形成する様にフォトレジスト
層を適用して、前記誘電体及びフォトレジストのエツチ
ング速度が略等しくする様にし、前記ピラーの小さな一
部分を露出する様に、前記フォトレジスト及び１１体を
エッチバックし、前記ピラー相互接続部及び誘電体材料
の上に導電材料の別の層をデポジットして、第２レベル
のリードを形成する工程を含む方法。
（９） （８）項に記載した方法に於いて、エツチン
グする工程が反応性イオン・エッチを含む方法。
グする工程が反応性イオン・エッチを含む方法。
（１０） （８）項に記載した方法に於いて、誘電体
がプラズマ強化ＣＶＤ酸化物である方法。
がプラズマ強化ＣＶＤ酸化物である方法。
（１１） （８）項に記載した方法に於いて、障壁金
属がタングステンーヂタン合金であり、導電金属がアル
ミニウムー銅合金である方法。
属がタングステンーヂタン合金であり、導電金属がアル
ミニウムー銅合金である方法。
（１２）半導体本体の面にある領域と、前記本体体の上
にデポジットされた金属ストリップによって形成された
第１レベルのリードと、該第１レベルのリードの少くと
も２つの側面と垂直方向に整合した金属デポジットによ
って構成されるピラー相互接続部と、前記第１レベルの
リード及びその小さな一部分を除いたピラー相互接続部
を覆う平面状の上面を持つ誘電体と、前記ピラー及び平
面状の誘電体の表面にデポジットされた金属ストリップ
によって形成される第２レベルのリードとを有する半導
体装置。
にデポジットされた金属ストリップによって形成された
第１レベルのリードと、該第１レベルのリードの少くと
も２つの側面と垂直方向に整合した金属デポジットによ
って構成されるピラー相互接続部と、前記第１レベルの
リード及びその小さな一部分を除いたピラー相互接続部
を覆う平面状の上面を持つ誘電体と、前記ピラー及び平
面状の誘電体の表面にデポジットされた金属ストリップ
によって形成される第２レベルのリードとを有する半導
体装置。
（１３） （１２１項に記載した半導体装置に於いて
、前記半導体がシリコンであり、誘電体がプラズマ強化
ＣＶＤ酸化物である半導体装置。
、前記半導体がシリコンであり、誘電体がプラズマ強化
ＣＶＤ酸化物である半導体装置。
（１４） （１３）項に記載した半導体装置に於いて
、第１の金属リード及びピラー相互接続部が何れも、チ
タン−タングステン合金層をアルミニウムー銅合金層で
覆うことによって構成されている半導体装置。
、第１の金属リード及びピラー相互接続部が何れも、チ
タン−タングステン合金層をアルミニウムー銅合金層で
覆うことによって構成されている半導体装置。
（１５） （１２）項に記載した半導体装置に於いて
、前記ピラー相互接続部が前記前記第１レベルのリード
の全周に対してセルファラインである半導体装置。
、前記ピラー相互接続部が前記前記第１レベルのリード
の全周に対してセルファラインである半導体装置。
（１６）半導体本体の面上に導電性相互接続部を形成す
る方法に於いて、前記面に第１の導電層を適用し、該導
電層の上で前記面に第１の障壁層を適用し、該第１の障
壁層の上で前記面に第２の導電層を適用し、その後前記
第２の導１１ｆ膚の上で前記面に第２の障壁層を適用し
、前記第２の障壁層を選択的に除去して前記面上にピラ
ー区域を残し、その後前記第２の導′ｒｊｉ層及び前記
第１の障Ｖ層を選択的に除いて、前記面に沿って延びる
第１の導電ストリップ区域を残し、該導電ストリップ区
域は、前記３＃電区域で前記ピラー区域の下にあり、前
記第２及び第１の障壁層をマスクとして使って、前記面
をエツチングして、前記ピラーの下を除いて、前記第１
及び第２の導電層を除去して、垂直方向に整合したピラ
ー及びストリップ区域を設け、前記面に絶縁被覆を適用
して、前記ピラー及び導電ストリップを覆うと共に、前
記面の内、導電ストリップによって覆われていない他の
区域を覆って、前記ピラー及び導電ストリップの上の区
域が隆起した凹凸面を作り、前記隆起区域及び前記面の
他の区域の上に平面状の表面を作る様に流動する充填材
料の被覆を前記面に適用し、該充填材料が除去され、ピ
ラーの頂部が露出するまで、絶縁被覆を除去するのと略
同じ速度で充填材料を除去するエッチャントを用いて、
前記面を１ツチングして、略平面状の上面を残し、その
後前記面に別の導電ストリップを適用して、前記ピラー
と接触させる工程を含む方法。
る方法に於いて、前記面に第１の導電層を適用し、該導
電層の上で前記面に第１の障壁層を適用し、該第１の障
壁層の上で前記面に第２の導電層を適用し、その後前記
第２の導１１ｆ膚の上で前記面に第２の障壁層を適用し
、前記第２の障壁層を選択的に除去して前記面上にピラ
ー区域を残し、その後前記第２の導′ｒｊｉ層及び前記
第１の障Ｖ層を選択的に除いて、前記面に沿って延びる
第１の導電ストリップ区域を残し、該導電ストリップ区
域は、前記３＃電区域で前記ピラー区域の下にあり、前
記第２及び第１の障壁層をマスクとして使って、前記面
をエツチングして、前記ピラーの下を除いて、前記第１
及び第２の導電層を除去して、垂直方向に整合したピラ
ー及びストリップ区域を設け、前記面に絶縁被覆を適用
して、前記ピラー及び導電ストリップを覆うと共に、前
記面の内、導電ストリップによって覆われていない他の
区域を覆って、前記ピラー及び導電ストリップの上の区
域が隆起した凹凸面を作り、前記隆起区域及び前記面の
他の区域の上に平面状の表面を作る様に流動する充填材
料の被覆を前記面に適用し、該充填材料が除去され、ピ
ラーの頂部が露出するまで、絶縁被覆を除去するのと略
同じ速度で充填材料を除去するエッチャントを用いて、
前記面を１ツチングして、略平面状の上面を残し、その
後前記面に別の導電ストリップを適用して、前記ピラー
と接触させる工程を含む方法。
（１７） （１６）項に記載した方法に於いて、前記
第１及び第２の障壁層がエッチ・ストッパとして作用す
る高温金属である方法。
第１及び第２の障壁層がエッチ・ストッパとして作用す
る高温金属である方法。
（１８） （１６）項に記載した方法に於いて、前記
第１及び第２の導電層が導電度の高い金属であり、前記
絶縁被覆が酸化シリコンである方法。
第１及び第２の導電層が導電度の高い金属であり、前記
絶縁被覆が酸化シリコンである方法。
（１９） （１７）項に記載した方法に於いて、前記
充填材料がフォトレジストである方法。
充填材料がフォトレジストである方法。
（２０） （１ｇ）項に記載した方法に於いて、前記
第２及び第１の導電層を選択的に除去する工程が、障壁
層を除去する速度の少くとも約４倍の速度で導ＩＩを除
去するエッチャントを用いる方法。
第２及び第１の導電層を選択的に除去する工程が、障壁
層を除去する速度の少くとも約４倍の速度で導ＩＩを除
去するエッチャントを用いる方法。
（２１）中間の誘電体層によって隔てられた集積回路内
の金属層を相互接続する方法が、金属の第１の層１２．
１４及びピラー層１６．１８を形成し、ピラー層をエツ
チングして、導電材料のピラーを形成すると共に、第１
レベル１２．１４をエツチングして、ピラー１６．１８
とＩｉ力方向整合した少くとも２辺を持つ第１レベルの
リードを形成する。誘電体層３６を適用して、ピラー及
び第１レベルのリードを覆う。フォトレジスト層を回転
付着方法によって１ｍ体の上にデポジットして、平面状
の表面を形成する。ピラーの頂部が露出するまで、ｖｔ
誘電体びフォトレジストを同じエッチ速度でエッチバッ
クする。第２レベルのリード４２．４４がピラー１６．
１８及び誘電体の平面・状の上面の上に形成される。
の金属層を相互接続する方法が、金属の第１の層１２．
１４及びピラー層１６．１８を形成し、ピラー層をエツ
チングして、導電材料のピラーを形成すると共に、第１
レベル１２．１４をエツチングして、ピラー１６．１８
とＩｉ力方向整合した少くとも２辺を持つ第１レベルの
リードを形成する。誘電体層３６を適用して、ピラー及
び第１レベルのリードを覆う。フォトレジスト層を回転
付着方法によって１ｍ体の上にデポジットして、平面状
の表面を形成する。ピラーの頂部が露出するまで、ｖｔ
誘電体びフォトレジストを同じエッチ速度でエッチバッ
クする。第２レベルのリード４２．４４がピラー１６．
１８及び誘電体の平面・状の上面の上に形成される。
第１図はチタン−タングステン合金及びアルミニウムー
銅合金の一連の交互の金属合金層をその上にデポジット
した半導体装置の側面断面図、第２図は第１図の装置の
側面図であるが、上側層はピラー相互接続部の寸法に合
せてエツチングされている。第３図は第２図に示した装
置の平面図、第４図はリード・フォトレジスト区域を限
定した、第２図及び第３図に示すＩ置の側面−断面図、
第５図は第４図の装置の平面図、第６図は第４図及び第
５図の装置の側面断面図で、アルミニウムー銅の上側層
及びその下にあるチタン−タングステン内に第１のリー
ドが限定され且つエッチされている。第７図は第６図に
示す装置の平面図、第８図は第１レベルのリード、限定
されたピラー相互接続部及び除去されたブータン−・タ
ングステンの上側ピラー・ピッドを持つ装置の側面断面
図、第９図は第８図に示した装置の平面図、第１０図は
プラズマ酸化物層及びフォトレジスト層をその上にデポ
ジットした、第８図及び第９図の装置の側面断面図、第
１１図は第１０図の装置の側面断面図で、ピラー相互接
続部を露出する為に、フォトレジスト及びプラズマ酸化
物がエッチバックされている。 第１２図は第１１図の装置で、ピラー相互接続の上に第
２レベルのリードをデポジットした状態を示す側面断面
図である。 主な符号の説明 １０：半導体の面 １２．１４：第１の層 １６．１８：ピラー層 ３６：誘電体層 ４２゜ ４４：第２レベルのリード
銅合金の一連の交互の金属合金層をその上にデポジット
した半導体装置の側面断面図、第２図は第１図の装置の
側面図であるが、上側層はピラー相互接続部の寸法に合
せてエツチングされている。第３図は第２図に示した装
置の平面図、第４図はリード・フォトレジスト区域を限
定した、第２図及び第３図に示すＩ置の側面−断面図、
第５図は第４図の装置の平面図、第６図は第４図及び第
５図の装置の側面断面図で、アルミニウムー銅の上側層
及びその下にあるチタン−タングステン内に第１のリー
ドが限定され且つエッチされている。第７図は第６図に
示す装置の平面図、第８図は第１レベルのリード、限定
されたピラー相互接続部及び除去されたブータン−・タ
ングステンの上側ピラー・ピッドを持つ装置の側面断面
図、第９図は第８図に示した装置の平面図、第１０図は
プラズマ酸化物層及びフォトレジスト層をその上にデポ
ジットした、第８図及び第９図の装置の側面断面図、第
１１図は第１０図の装置の側面断面図で、ピラー相互接
続部を露出する為に、フォトレジスト及びプラズマ酸化
物がエッチバックされている。 第１２図は第１１図の装置で、ピラー相互接続の上に第
２レベルのリードをデポジットした状態を示す側面断面
図である。 主な符号の説明 １０：半導体の面 １２．１４：第１の層 １６．１８：ピラー層 ３６：誘電体層 ４２゜ ４４：第２レベルのリード
Claims (2)
- （１）異なる金属層を中間の絶縁層を介して相互接続す
る方法に於いて、半導体の面上に導電材料の第１の層及
びピラー層を形成し、該第１の層をエッチングして第１
レベルのリード及びピラー・レベルを形成して、導電材
料のピラーを形成し、該ピラー及び第１レベルのリード
は垂直方向に整合していて同じ面積を持ち、前記ピラー
及び第１レベルのリードの上に誘電体層をデポジットし
、フォトレジスト及び誘電体をエッチバックして、前記
ピラーの小さな一部分を露出し、前記ピラー及び誘電体
材料の上に導電材料の別の層をデポジットして第２レベ
ルのリードを形成する工程を含む方法。 - （２）半導体本体の面にある領域と、前記本体の上にデ
ポジットされた金属ストリップによって形成された第１
レベルのリードと、該第１レベルのリードの少くとも２
つの側面と垂直方向に整合した Ｉ金属デポジットによ
つて構成されるピラー相互接続部と、前記第１レベルの
リード及びその小さな一部分を除いたピラー相互接続部
を覆う平面状の上面を持つ誘電体と、前記ピラー及び平
面状の誘電体の表面にデポジットされた金属ストリップ
によって形成される第２レベルのリードとを有する半導
体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12375487A | 1987-11-23 | 1987-11-23 | |
| US123754 | 1987-11-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021924A true JPH021924A (ja) | 1990-01-08 |
Family
ID=22410676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295874A Pending JPH021924A (ja) | 1987-11-23 | 1988-11-22 | 異なる金属層を相互接続する方法と半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0317770A1 (ja) |
| JP (1) | JPH021924A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4919748A (en) * | 1989-06-30 | 1990-04-24 | At&T Bell Laboratories | Method for tapered etching |
| JP2773366B2 (ja) * | 1990-03-19 | 1998-07-09 | 富士通株式会社 | 多層配線基板の形成方法 |
| JPH04123458A (ja) * | 1990-09-14 | 1992-04-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5967649A (ja) * | 1982-10-12 | 1984-04-17 | Hitachi Ltd | 多層配線の製造方法 |
| JPS6057650A (ja) * | 1983-06-16 | 1985-04-03 | プレツシ− オ−バ−シ−ズ リミテツド | 積層構造体の形成法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770527B2 (ja) * | 1987-02-27 | 1995-07-31 | アメリカン テレフォン アンド テレグラフ カムパニー | デバイス作製方法 |
-
1988
- 1988-10-24 EP EP88117649A patent/EP0317770A1/en not_active Withdrawn
- 1988-11-22 JP JP63295874A patent/JPH021924A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5967649A (ja) * | 1982-10-12 | 1984-04-17 | Hitachi Ltd | 多層配線の製造方法 |
| JPS6057650A (ja) * | 1983-06-16 | 1985-04-03 | プレツシ− オ−バ−シ−ズ リミテツド | 積層構造体の形成法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0317770A1 (en) | 1989-05-31 |
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