JPS63143848A - マイクロ波ｉｃ基板の製造方法 - Google Patents
マイクロ波ｉｃ基板の製造方法Info
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- JPS63143848A JPS63143848A JP29217886A JP29217886A JPS63143848A JP S63143848 A JPS63143848 A JP S63143848A JP 29217886 A JP29217886 A JP 29217886A JP 29217886 A JP29217886 A JP 29217886A JP S63143848 A JPS63143848 A JP S63143848A
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Landscapes
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
本発明はマイクロ波集積回路（以下，ＭＩＣと略す）に
関し、マルミナセラミック基板上κマイククストリップ
ラインなどのｒｓｓ子を形ｉｔるマイクロ技工Ｃ基板の
製造方法κ胸するものである。
関し、マルミナセラミック基板上κマイククストリップ
ラインなどのｒｓｓ子を形ｉｔるマイクロ技工Ｃ基板の
製造方法κ胸するものである。
〔従来の技術』
従来、Ｍ工Ｃ回路パターンを形成するのには、アルミナ
セラミック基板上に具兜蒸看、スパッタリングなどによ
りＯｒ−Ｃｕ， Ｃｒ−Ａｕなどの金属膜を成膜し，さ
らに必要膜厚とする為に電気メッキを用いてきた。次κ
，上記の方法により形成された金ｊｉｌ！！！ＩＦｉ，
通常の写Ｘ製版技術及びクエットエッチング技術にて所
望する回路パターンを形成してきたロ 所で、Ｍ工Ｃ回路パターンは，使用局＃Ｌ故がメーパン
ド、Ｋｕ−バンド七高周波化に伴もない，かりＭＩＣデ
バイスの高４１Ｉ能化κよシ要求されるパターン精度は
、ライン幅７０ｐｍ ｓギヤツブ幅５０μｍｊ／Ｃ対し
て公差±３ ／ＩＩ！Ｉ以′Ｆが必！ＩＬ七なってきた
。さらに使用される湿度環境も７０℃〜９０℃以上と高
くなってきており、この温度ストレスＶＣ＃え長寿命・
高信頼度が要求されるようになってきた。
セラミック基板上に具兜蒸看、スパッタリングなどによ
りＯｒ−Ｃｕ， Ｃｒ−Ａｕなどの金属膜を成膜し，さ
らに必要膜厚とする為に電気メッキを用いてきた。次κ
，上記の方法により形成された金ｊｉｌ！！！ＩＦｉ，
通常の写Ｘ製版技術及びクエットエッチング技術にて所
望する回路パターンを形成してきたロ 所で、Ｍ工Ｃ回路パターンは，使用局＃Ｌ故がメーパン
ド、Ｋｕ−バンド七高周波化に伴もない，かりＭＩＣデ
バイスの高４１Ｉ能化κよシ要求されるパターン精度は
、ライン幅７０ｐｍ ｓギヤツブ幅５０μｍｊ／Ｃ対し
て公差±３ ／ＩＩ！Ｉ以′Ｆが必！ＩＬ七なってきた
。さらに使用される湿度環境も７０℃〜９０℃以上と高
くなってきており、この温度ストレスＶＣ＃え長寿命・
高信頼度が要求されるようになってきた。
〔発Ｆ！Ａが解決しよう七する問題点Ｊ従来のものけ上
記の構成であるので、前記Ｍ工Ｃ回路パターンに要求さ
れる条件、つまり高い温度ストレス環境下において長寿
命・高信頼度を確保し、厳しいパターン精度を得ること
は、以下の理由ｔζより困難であるという問題があった
口まず、厳しいパターン精度を得るにｔ；ｊ Ｃｒ−Ａ
ｕなどへ膜構成でしか実現されないが、この膜構成では
、ＭＩＣ回路の実装工程にて使用する半田、例えばＩｎ
−Ｐｂ、工ｎ−Ｐｂ−Ａｇ 、 ５ｎ−Ｐｂなど半田と
拡散を起こし高温度ストレス環境下では十分な信轍性を
保つことは出来ない。
記の構成であるので、前記Ｍ工Ｃ回路パターンに要求さ
れる条件、つまり高い温度ストレス環境下において長寿
命・高信頼度を確保し、厳しいパターン精度を得ること
は、以下の理由ｔζより困難であるという問題があった
口まず、厳しいパターン精度を得るにｔ；ｊ Ｃｒ−Ａ
ｕなどへ膜構成でしか実現されないが、この膜構成では
、ＭＩＣ回路の実装工程にて使用する半田、例えばＩｎ
−Ｐｂ、工ｎ−Ｐｂ−Ａｇ 、 ５ｎ−Ｐｂなど半田と
拡散を起こし高温度ストレス環境下では十分な信轍性を
保つことは出来ない。
次に、 Ｃｒ−Ｃｕ−Ａｕの膜構成でＦｉ％英装工程に
て使用する半田材での拡散は起こらず高温度ストレス環
境下でも十分な信頼性は得られるが、この膜構成におい
てはシェツトエツチング時、ｃｕ−Ａｕ接合によって生
ずる電気化学エネルギーの差によりｃｕ！ＩＩが大喝に
サイドエツチングがおこり、要求されるパターニング精
度を満たすことは出来ない。
て使用する半田材での拡散は起こらず高温度ストレス環
境下でも十分な信頼性は得られるが、この膜構成におい
てはシェツトエツチング時、ｃｕ−Ａｕ接合によって生
ずる電気化学エネルギーの差によりｃｕ！ＩＩが大喝に
サイドエツチングがおこり、要求されるパターニング精
度を満たすことは出来ない。
本発明は以上の問題を解決するためになされたものであ
り、高温度ストレス環境下において長寿命・高信頼度が
得られるＣｒ−Ｃｕ−Ａｕ ｖｌＩｌｌｉ 成、またＣ
ｒ−Ｃｕ−Ｎｉ −Ａｕ ＩＩＩ ｉｔ ａでのパター
ニング方法を提供することを目的とする。
り、高温度ストレス環境下において長寿命・高信頼度が
得られるＣｒ−Ｃｕ−Ａｕ ｖｌＩｌｌｉ 成、またＣ
ｒ−Ｃｕ−Ｎｉ −Ａｕ ＩＩＩ ｉｔ ａでのパター
ニング方法を提供することを目的とする。
［問題点を解決するための手段Ｊ
セラミック基板上に成膜したＣｒ−Ｃｕ薄膜上に所望す
る反転パターンをホトレジスト膜にて形成し、次にヘメ
ツキ、 Ａｕメッキを連続して行ない、Ｍ工Ｃパターン
の膜厚を必要膜厚とし、ホトレジスト膜を除去後、メッ
キ導体膜として用いたＣｒ−Ｃｕ薄膜をエツチング除去
して、Ｃｒ−Ｃｕ−Ａｕ ＦＪｓのバター二′ングを得
ることを特徴としたものである。
る反転パターンをホトレジスト膜にて形成し、次にヘメ
ツキ、 Ａｕメッキを連続して行ない、Ｍ工Ｃパターン
の膜厚を必要膜厚とし、ホトレジスト膜を除去後、メッ
キ導体膜として用いたＣｒ−Ｃｕ薄膜をエツチング除去
して、Ｃｒ−Ｃｕ−Ａｕ ＦＪｓのバター二′ングを得
ることを特徴としたものである。
〔作用Ｊ
この発明によるパターニング方法ではｓ ＡｕＦＩＮの
クエットエッチングは必要とせず、さらにクエットエッ
チング工程は薄膜のＣｒ”Ｃｕのみで、エツチング時間
は短かくサイドエツチングは生シないので、高精度のパ
ターニングが容易に得られる。
クエットエッチングは必要とせず、さらにクエットエッ
チング工程は薄膜のＣｒ”Ｃｕのみで、エツチング時間
は短かくサイドエツチングは生シないので、高精度のパ
ターニングが容易に得られる。
以下、この発明の一実施例を図により説明する。
第１図において、セラミック（例えばアルミナ）基板Ｃ
１）上に、真空蒸着装置により、Ｏｒ薄ＦＪｓ（２）、
へ薄膜（３）を形成する。その膜厚は、例えばさ薄膜０
゜０５５ｍ、Ｃｕ薄１１１ｉ Ｏ，１ｐｙｓである。
１）上に、真空蒸着装置により、Ｏｒ薄ＦＪｓ（２）、
へ薄膜（３）を形成する。その膜厚は、例えばさ薄膜０
゜０５５ｍ、Ｃｕ薄１１１ｉ Ｏ，１ｐｙｓである。
次に、０ｒ−Ｃｕ＃映上にポジタイプのホトレジスト（
４）（例えばＡＺ−４６０２Ａ（商品名））を塗布し、
露光・現像を行ない、第２図に示し九°所望パターンと
反転したレジストパターンを形成さぜる口この場合、ホ
トレジスト！１！ ＜４）は、必要等体ａｇＪ＃より約
１．５倍から２倍の膜厚が必要となる。
４）（例えばＡＺ−４６０２Ａ（商品名））を塗布し、
露光・現像を行ない、第２図に示し九°所望パターンと
反転したレジストパターンを形成さぜる口この場合、ホ
トレジスト！１！ ＜４）は、必要等体ａｇＪ＃より約
１．５倍から２倍の膜厚が必要となる。
ホトレジスト膜（４）に覆われていないＣｒ−Ｃｕ膜（
２）、（３）、つまり所望パターンに電気メッキにより
銅へ及び金Ａｕを成膜する。
２）、（３）、つまり所望パターンに電気メッキにより
銅へ及び金Ａｕを成膜する。
その膜１！％け、例えばＣｕ膜の場合３．５μｍ〜４．
０μｍ。
０μｍ。
ＡｕＦｊｓＩ／ｉ１．０ ＊ｍ 〜１．５ ｐｒｎであ
る０その状態を第３図に示す。
る０その状態を第３図に示す。
次にホトレジストＦｓ（４）をレジスト剥離液で除去し
、ＭＩＣ回路パターンに不必要なＣｒ−Ｃｕ１ｌを露出
させ、そしてＣｒ−ＣｕＷｉ！１Ｉ（２）、（３）をク
エットエツチングにより除去させる。この場合、電気メ
ッキにより形成されたヘメンキｌ１ｌ（５）は、このふ
メッキ膜（５）上に形成されたＡｕメンキＦｓ（６）が
レジストの役割を果たす為にエツチングはされない。こ
の最終のパターンを第４図に示す。
、ＭＩＣ回路パターンに不必要なＣｒ−Ｃｕ１ｌを露出
させ、そしてＣｒ−ＣｕＷｉ！１Ｉ（２）、（３）をク
エットエツチングにより除去させる。この場合、電気メ
ッキにより形成されたヘメンキｌ１ｌ（５）は、このふ
メッキ膜（５）上に形成されたＡｕメンキＦｓ（６）が
レジストの役割を果たす為にエツチングはされない。こ
の最終のパターンを第４図に示す。
以上、記したパターニング方法で行なえば、例えばＣｒ
−Ｃｕ −Ａｕ ＦＪｓ構成においてもライン幅７０＊
ｍ。
−Ｃｕ −Ａｕ ＦＪｓ構成においてもライン幅７０＊
ｍ。
ギャップ＠５０ｆｉｍに対して寸法公差±３μｍを容易
に得られるようになった。
に得られるようになった。
さらに、高密度なライン幅・ギャップ幅においても同様
なパターニング精度で得られる。
なパターニング精度で得られる。
なお、上記実施例にでｔｉｔ Ｃｒ−Ｃｕ−Ａｕ Ｏ！
ｉｌ構成としたが、Ｃｒ−Ｃｕ−Ｎｉ −Ａｕ 、さら
に０ｒ−Ｃｕ−Ｒｎ−Ａｕなど他の金ｊｌＨ１［構成に
おいても上記実施例と同様の効果が得られる。
ｉｌ構成としたが、Ｃｒ−Ｃｕ−Ｎｉ −Ａｕ 、さら
に０ｒ−Ｃｕ−Ｒｎ−Ａｕなど他の金ｊｌＨ１［構成に
おいても上記実施例と同様の効果が得られる。
【発明の効果」
以上のように、この発明によればＣｒ−Ｃｕ−Ａｕｇ構
成のパターニングを、反転したホトレジスト膜パターン
を形成し、次に必要パターンを電気メッキにより形成さ
せる方法をとることにより、高精度のパターニングが行
なわれ、かつ高温度ストレス環境下においても信頼性の
高いものが得られる効果がある。
成のパターニングを、反転したホトレジスト膜パターン
を形成し、次に必要パターンを電気メッキにより形成さ
せる方法をとることにより、高精度のパターニングが行
なわれ、かつ高温度ストレス環境下においても信頼性の
高いものが得られる効果がある。
第１図はこの発明の一実施例による、メッキ導体膜を示
す断面図、第２図は必要パターンと逆転させたホトレジ
スト映を示す断面図、第３図は、必要パターン上にＣｕ
−ムロメッキを施こしたことを示す断面図、第４図は、
最終のパターンを示す断面図である。 図中、（１）はセラミック基板、（２） ／ｆｉＣｒ薄
膜、（３）はへ４１１４、（４）はホトレジスト映パタ
ーン、（５）ＦｉＣｕメッキ映、（６）は紐メッキ展を
示す。 なお、図中同一符号は同−又は相当部分を示す。
す断面図、第２図は必要パターンと逆転させたホトレジ
スト映を示す断面図、第３図は、必要パターン上にＣｕ
−ムロメッキを施こしたことを示す断面図、第４図は、
最終のパターンを示す断面図である。 図中、（１）はセラミック基板、（２） ／ｆｉＣｒ薄
膜、（３）はへ４１１４、（４）はホトレジスト映パタ
ーン、（５）ＦｉＣｕメッキ映、（６）は紐メッキ展を
示す。 なお、図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）セラミック基板上にクロム、銅の薄膜形成後、パ
ターンの逆転パターンをホトレジスト膜にて形成させ、
電気メッキにて必要パターンの形状、及び膜厚を形成す
るパターニング方法をとることを特徴とするマイクロ波
ＩＣ基板の製造方法。 - （２）電気メッキの膜材料を銅・金の構成、又は銅・ニ
ッケル・金の構成としたことを特徴とする前記特許請求
範囲第１項記載のマイクロ波ＩＣ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61292178A JPH0770638B2 (ja) | 1986-12-08 | 1986-12-08 | マイクロ波ｉｃ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61292178A JPH0770638B2 (ja) | 1986-12-08 | 1986-12-08 | マイクロ波ｉｃ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63143848A true JPS63143848A (ja) | 1988-06-16 |
| JPH0770638B2 JPH0770638B2 (ja) | 1995-07-31 |
Family
ID=17778569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61292178A Expired - Lifetime JPH0770638B2 (ja) | 1986-12-08 | 1986-12-08 | マイクロ波ｉｃ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770638B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277584A (ja) * | 1988-09-13 | 1990-03-16 | Nissin Electric Co Ltd | メタライズ膜およびその形成方法 |
| JPH03108797A (ja) * | 1989-09-22 | 1991-05-08 | Ngk Spark Plug Co Ltd | 多層配線基板およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52131159A (en) * | 1976-04-26 | 1977-11-02 | Nippon Electric Co | Electronic circuit substrate |
| JPS59225589A (ja) * | 1983-06-07 | 1984-12-18 | 日本電気株式会社 | 多層セラミツク回路基板の製造方法 |
| JPS61247097A (ja) * | 1985-04-24 | 1986-11-04 | 株式会社日立製作所 | 半導体装置 |
-
1986
- 1986-12-08 JP JP61292178A patent/JPH0770638B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52131159A (en) * | 1976-04-26 | 1977-11-02 | Nippon Electric Co | Electronic circuit substrate |
| JPS59225589A (ja) * | 1983-06-07 | 1984-12-18 | 日本電気株式会社 | 多層セラミツク回路基板の製造方法 |
| JPS61247097A (ja) * | 1985-04-24 | 1986-11-04 | 株式会社日立製作所 | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277584A (ja) * | 1988-09-13 | 1990-03-16 | Nissin Electric Co Ltd | メタライズ膜およびその形成方法 |
| JPH03108797A (ja) * | 1989-09-22 | 1991-05-08 | Ngk Spark Plug Co Ltd | 多層配線基板およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770638B2 (ja) | 1995-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |