JPH0123944B2 - - Google Patents
Info
- Publication number
- JPH0123944B2 JPH0123944B2 JP57004725A JP472582A JPH0123944B2 JP H0123944 B2 JPH0123944 B2 JP H0123944B2 JP 57004725 A JP57004725 A JP 57004725A JP 472582 A JP472582 A JP 472582A JP H0123944 B2 JPH0123944 B2 JP H0123944B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- mask
- layer
- patterned
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000002184 metal Substances 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 239000007769 metal material Substances 0.000 claims description 15
- 238000001020 plasma etching Methods 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 11
- 238000000576 coating method Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229920001721 polyimide Polymers 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000004642 Polyimide Substances 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910021364 Al-Si alloy Inorganic materials 0.000 claims description 2
- 229910016006 MoSi Inorganic materials 0.000 claims 1
- 238000000034 method Methods 0.000 description 16
- 239000000376 reactant Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910020968 MoSi2 Inorganic materials 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体装置の製造方法に関し、特に金
属配線材料のパターニング工程の改良に係わるも
のである。
属配線材料のパターニング工程の改良に係わるも
のである。
（発明の技術的背景）
近年半導体装置は集積化が進み、パターンも微
細化されると共に複雑となり、写真蝕刻工程によ
る微細化も困難になりつつあり、特に金属配線層
の微細化においては、隣接する配線層とのシヨー
トの発生が問題となつている。
細化されると共に複雑となり、写真蝕刻工程によ
る微細化も困難になりつつあり、特に金属配線層
の微細化においては、隣接する配線層とのシヨー
トの発生が問題となつている。
従来、金属配線層の形成方法としては第１図に
示す方法が一般に行なわれていた。
示す方法が一般に行なわれていた。
先ず第１図Ａに示すように半導体基板１の上に
熱酸化膜２を形成し、写真蝕刻法を用いてパター
ニングした後、全面にPSG膜３を堆積する。こ
の後、金属配線材料となるAl層４を全面に堆積
し、更にこの上にレジスト５を1.0〜1.5μm堆積す
る。
熱酸化膜２を形成し、写真蝕刻法を用いてパター
ニングした後、全面にPSG膜３を堆積する。こ
の後、金属配線材料となるAl層４を全面に堆積
し、更にこの上にレジスト５を1.0〜1.5μm堆積す
る。
次にレジスト５を写真蝕刻法により、露光用マ
スクをマスクとしてパターニングしてレジストパ
ターン５′を形成する。この後、第１図Ｂに示す
ようにレジストパターン５′をマスクとしてAl層
４を反応性イオンエツチング法により、選択的に
エツチングして、同図Ｃに示すようにAl配線層
６を形成する。
スクをマスクとしてパターニングしてレジストパ
ターン５′を形成する。この後、第１図Ｂに示す
ようにレジストパターン５′をマスクとしてAl層
４を反応性イオンエツチング法により、選択的に
エツチングして、同図Ｃに示すようにAl配線層
６を形成する。
（背景技術の問題点）
しかしながら、反応性イオンエツチング
（RIE）の性質上、Al層４のエツチング時に第１
図Ｂに示すようにエツチングされたAlが飛散し、
このAlとRIEで使用したガスとの反応物が厚く形
成されたレジストパターンの側壁全体に付着して
壁７を形成する。このため、Al層４のエツチン
グ後、レジストパターン５′を除去するためのエ
ツチング液で処理すると、該レジストパターン
５′と反応物からなる壁７とのエツチング選択比
が大きいので、同図Ｃに示すようにAl配線層６
の周縁に沿つて高さ1.0〜1.5μmの前記反応物から
なる壁７が残留する。この壁７は、導電性を有す
るため、倒れると隣接するAl配線６と接触して
Al配線層６，６間の距離をレジストパターン
５′の膜厚以下に微細化することが困難となる。
（RIE）の性質上、Al層４のエツチング時に第１
図Ｂに示すようにエツチングされたAlが飛散し、
このAlとRIEで使用したガスとの反応物が厚く形
成されたレジストパターンの側壁全体に付着して
壁７を形成する。このため、Al層４のエツチン
グ後、レジストパターン５′を除去するためのエ
ツチング液で処理すると、該レジストパターン
５′と反応物からなる壁７とのエツチング選択比
が大きいので、同図Ｃに示すようにAl配線層６
の周縁に沿つて高さ1.0〜1.5μmの前記反応物から
なる壁７が残留する。この壁７は、導電性を有す
るため、倒れると隣接するAl配線６と接触して
Al配線層６，６間の距離をレジストパターン
５′の膜厚以下に微細化することが困難となる。
（発明の目的）
本発明は、かかる点に鑑みなされたもので、金
属配線層間のシヨートを防止して信頼性を高める
と共に、微細化して高密度集積化を図つた半導体
装置の製造方法を提供するものである。
属配線層間のシヨートを防止して信頼性を高める
と共に、微細化して高密度集積化を図つた半導体
装置の製造方法を提供するものである。
（発明の概要）
即ち、本発明は絶縁膜で覆われた基板表面に金
属材料層を堆積する工程と、この金属材料層上に
形成すべき金属配線層の最少隣接距離の1/2以下
の厚さを有するシリコン酸化膜、シリコン窒化膜
又はポリシリコン膜から選ばれる第１の被膜を堆
積する工程と、この第１の被膜上にレジスト又は
ポリイミドからなる第２の被膜を堆積する工程
と、この第２の被膜をパターニングし、これをマ
スクとして前記第１の被膜をパターニングする工
程と、前記パターニングされた第２の被膜を除去
した後、前記パターニングされた第１の被膜をマ
スクとして前記金属材料層を反応性イオンエツチ
ングにより選択的に除去して金属配線層を形成す
る工程とを具備したことを特徴とする半導体装置
の製造方法である。
属材料層を堆積する工程と、この金属材料層上に
形成すべき金属配線層の最少隣接距離の1/2以下
の厚さを有するシリコン酸化膜、シリコン窒化膜
又はポリシリコン膜から選ばれる第１の被膜を堆
積する工程と、この第１の被膜上にレジスト又は
ポリイミドからなる第２の被膜を堆積する工程
と、この第２の被膜をパターニングし、これをマ
スクとして前記第１の被膜をパターニングする工
程と、前記パターニングされた第２の被膜を除去
した後、前記パターニングされた第１の被膜をマ
スクとして前記金属材料層を反応性イオンエツチ
ングにより選択的に除去して金属配線層を形成す
る工程とを具備したことを特徴とする半導体装置
の製造方法である。
上記基板としては、シリコンなどの半導体基
板、絶縁板上に形成されたシリコンなどの半導体
層等を挙げることができる。この基板上に被覆さ
れる絶縁膜としては、例えばPSG膜、CVD酸化
膜等を挙げることができる。
板、絶縁板上に形成されたシリコンなどの半導体
層等を挙げることができる。この基板上に被覆さ
れる絶縁膜としては、例えばPSG膜、CVD酸化
膜等を挙げることができる。
上記金属材料としては、例えばAl、Al−Si合
金、Mo又はMoSi2等を用いることができる。
金、Mo又はMoSi2等を用いることができる。
上記第１の被膜の厚さを限定した理由は、その
厚さが形成すべき金属配線層の最少隣接距離の1/
２を越えると、パターニングした第１の被膜をマ
スクとして金属材料層を反応性イオンエツチング
（RIE）により選択的に除去する過程で該マスク
側面に金属材料から飛散した金属とRIEに使用す
るガスとの反応による導電性を有する反応物の壁
が付着すると共に、該壁の高さが形成された金属
配線層の最少隣接距離の1/2より高くなるため、
第１の被膜の除去後に残存した前記反応物からな
る壁の倒れにより配線間にシヨートを招くからで
ある。なお、前記第２の被膜の実際の厚さは前記
条件を満足する範囲において1000〜2000Å程度と
すればよい。
厚さが形成すべき金属配線層の最少隣接距離の1/
２を越えると、パターニングした第１の被膜をマ
スクとして金属材料層を反応性イオンエツチング
（RIE）により選択的に除去する過程で該マスク
側面に金属材料から飛散した金属とRIEに使用す
るガスとの反応による導電性を有する反応物の壁
が付着すると共に、該壁の高さが形成された金属
配線層の最少隣接距離の1/2より高くなるため、
第１の被膜の除去後に残存した前記反応物からな
る壁の倒れにより配線間にシヨートを招くからで
ある。なお、前記第２の被膜の実際の厚さは前記
条件を満足する範囲において1000〜2000Å程度と
すればよい。
上記第２の被膜としてポリイミドを用いる場合
には、この上に更にレジストを堆積して写真蝕刻
法によりポリイミド膜をパターニングする。
には、この上に更にレジストを堆積して写真蝕刻
法によりポリイミド膜をパターニングする。
本発明によれば、絶縁膜で覆われた基板表面に
金属材料層と形成すべき金属配線層の最少隣接距
離の1/2以下の厚さを有するシリコン酸化膜、シ
リコン窒化膜又はポリシリコン膜から選ばれる第
１の被膜とレジスト又はポリイミドからなる第２
の被膜を順次堆積した後、第２の被膜をパターニ
ング、これをマスクとした前記第１の被膜のパタ
ーニングを行な、更に前記パターニングされた第
２の被膜を除去し、前記パターニングされた第１
の被膜をマスクとして前記金属材料層を反応性イ
オンエツチングにより選択的に除去することによ
つて、前記パターニングされた第１の被膜からな
るマスクの側面に金属材料から飛散した金属と
RIEに使用したガスとの反応による導電性を有す
る反応物の壁が付着されても、該マスクを構成す
る第１の被膜の厚さは形成すべき金属配線層の最
少隣接距離の1/2以下に設定されているため、第
１の被膜のマスク除去により金属配線層の周縁に
沿つて残留した壁の高さを該金属配線層の最少隣
接距離以下に抑えることができる。その結果、前
記残留した壁が倒れても金属配線層間のシヨート
を防止することができる。なお、前記パターニン
グされた第１の被膜をマスクとして金属材料層を
RIEにより選択的に除去する際、該第１の被膜は
シリコン酸化膜、シリコン窒化膜、多結晶シリコ
ン膜から選ばれる耐RIE性の優れた材料からなる
ため、第１の被膜を前記条件を満足する充分に薄
い厚さにすることが可能となる。
金属材料層と形成すべき金属配線層の最少隣接距
離の1/2以下の厚さを有するシリコン酸化膜、シ
リコン窒化膜又はポリシリコン膜から選ばれる第
１の被膜とレジスト又はポリイミドからなる第２
の被膜を順次堆積した後、第２の被膜をパターニ
ング、これをマスクとした前記第１の被膜のパタ
ーニングを行な、更に前記パターニングされた第
２の被膜を除去し、前記パターニングされた第１
の被膜をマスクとして前記金属材料層を反応性イ
オンエツチングにより選択的に除去することによ
つて、前記パターニングされた第１の被膜からな
るマスクの側面に金属材料から飛散した金属と
RIEに使用したガスとの反応による導電性を有す
る反応物の壁が付着されても、該マスクを構成す
る第１の被膜の厚さは形成すべき金属配線層の最
少隣接距離の1/2以下に設定されているため、第
１の被膜のマスク除去により金属配線層の周縁に
沿つて残留した壁の高さを該金属配線層の最少隣
接距離以下に抑えることができる。その結果、前
記残留した壁が倒れても金属配線層間のシヨート
を防止することができる。なお、前記パターニン
グされた第１の被膜をマスクとして金属材料層を
RIEにより選択的に除去する際、該第１の被膜は
シリコン酸化膜、シリコン窒化膜、多結晶シリコ
ン膜から選ばれる耐RIE性の優れた材料からなる
ため、第１の被膜を前記条件を満足する充分に薄
い厚さにすることが可能となる。
（発明の実施例）
次に本発明の実施例を図面を参照して詳細に説
明する。
明する。
第２図は本発明の一実施例を順次工程に従つて
示すもので、先ず第２図Ａに示すように半導体基
板１の上に熱酸化膜２を厚さ6000Åに形成し、写
真蝕刻法によりパターニングすると共に、図示し
ないソース、ドレインなどの素子を形成した後、
全面に厚さ1μmでPSG膜３を堆積する。
示すもので、先ず第２図Ａに示すように半導体基
板１の上に熱酸化膜２を厚さ6000Åに形成し、写
真蝕刻法によりパターニングすると共に、図示し
ないソース、ドレインなどの素子を形成した後、
全面に厚さ1μmでPSG膜３を堆積する。
次いでこのPSG膜３の表面に厚さ1μmでAl層
４を堆積した後、この上に厚さ1000Åでシリコン
酸化膜８を堆積し、更にこの表面に厚さ1.5μmの
ポジ型レジスト５を堆積する。
４を堆積した後、この上に厚さ1000Åでシリコン
酸化膜８を堆積し、更にこの表面に厚さ1.5μmの
ポジ型レジスト５を堆積する。
この後、露光用マスクにより、露光、現像して
第２図Ｂに示すようにレジストパターン５′を形
成する。
第２図Ｂに示すようにレジストパターン５′を形
成する。
次にレジストパターン５′をマスクとして、こ
の下のシリコン酸化膜８をパターニングした後、
レジストパターン５′を除去して第２図Ｃに示す
ように形成する。
の下のシリコン酸化膜８をパターニングした後、
レジストパターン５′を除去して第２図Ｃに示す
ように形成する。
この後、パターニングされた薄いシリコン酸化
膜８をマスクとして、反応性イオンエツチングに
よりAl層４を選択的にエツチングしてAl配線層
６，６を形成した後、マスクとしたシリコン酸化
膜８を除去して第２図Ｄに示すように形成する。
膜８をマスクとして、反応性イオンエツチングに
よりAl層４を選択的にエツチングしてAl配線層
６，６を形成した後、マスクとしたシリコン酸化
膜８を除去して第２図Ｄに示すように形成する。
上記方法ではAl層４を反応性イオンエツチン
グ法によりエツチングする工程で、エツチングさ
れたAlと、Ｃ、N2等により化合物が形成される
が、マスクとして用いたシリコン酸化膜８の膜厚
が1000Åと薄いので、この側面に化合物が付着し
ても従来の如く配線間をシヨートさせるような壁
が形成されずAl配線層６，６間のシヨートの発
生を防止することができる。このためAl配線層
６，６間の間隔を従来より狭くして微細化を図る
ことができる。
グ法によりエツチングする工程で、エツチングさ
れたAlと、Ｃ、N2等により化合物が形成される
が、マスクとして用いたシリコン酸化膜８の膜厚
が1000Åと薄いので、この側面に化合物が付着し
ても従来の如く配線間をシヨートさせるような壁
が形成されずAl配線層６，６間のシヨートの発
生を防止することができる。このためAl配線層
６，６間の間隔を従来より狭くして微細化を図る
ことができる。
また第１図Ａに示すように半導体基板１の表面
に段差部を有する場合、この上にAl層４を設け、
更にフオトレジスト５を設けて、マスク露光する
と、フオトレジスト５自体にも段差部が形成さ
れ、うねりを生じているので、レジストパターン
５′はゆがみ、これをマスクとしてAl層４をエツ
チングすると、所定の寸法、形状が得られずAl
配線層６の断線やシヨートを生ずる。特に配線パ
ターンが微細化するほど、この影響が大きくなる
傾向がある。
に段差部を有する場合、この上にAl層４を設け、
更にフオトレジスト５を設けて、マスク露光する
と、フオトレジスト５自体にも段差部が形成さ
れ、うねりを生じているので、レジストパターン
５′はゆがみ、これをマスクとしてAl層４をエツ
チングすると、所定の寸法、形状が得られずAl
配線層６の断線やシヨートを生ずる。特に配線パ
ターンが微細化するほど、この影響が大きくなる
傾向がある。
このような場合、Al配線層６のパターニング
を精度良く行なうために、レジスト面を平滑化す
る方法が行なわれている。
を精度良く行なうために、レジスト面を平滑化す
る方法が行なわれている。
第３図は、このレジスト面の平滑化方法を用い
る場合に、本発明方法を適用した実施例を示すも
のである。
る場合に、本発明方法を適用した実施例を示すも
のである。
半導体基板１上に、パターニングされた熱酸化
膜２，２を設け、この上にPSG膜３、Al層４お
よびシリコン酸化膜８を順次堆積するまでの工程
は上記実施例と同様である。
膜２，２を設け、この上にPSG膜３、Al層４お
よびシリコン酸化膜８を順次堆積するまでの工程
は上記実施例と同様である。
次にシリコン酸化膜８の上にポリイミド膜（ま
たはレジスト膜）９を厚さ２〜3μm堆積して表面
を平滑化する。この平滑化された表面に、更に厚
さ1000Åで酸化膜１０と厚さ3000Åでポジ型レジ
スト５を順次形成して第３図の構成とする。
たはレジスト膜）９を厚さ２〜3μm堆積して表面
を平滑化する。この平滑化された表面に、更に厚
さ1000Åで酸化膜１０と厚さ3000Åでポジ型レジ
スト５を順次形成して第３図の構成とする。
次に露光用マスクを用いて、ポジ型レジスト５
を露光、現像してレジストパターン（図示せず）
を形成した後、これをマスクとして、順次酸化膜
１０、ポリイミド膜（もしくはレジスト膜）９、
シリコン酸化膜８をエツチングする。この後、パ
ターニングされたシリコン酸化膜８だけを残し
て、この上のポリイミド膜（もしくはレジスト
膜）９、酸化膜１０、およびレジストパターンを
除去する。
を露光、現像してレジストパターン（図示せず）
を形成した後、これをマスクとして、順次酸化膜
１０、ポリイミド膜（もしくはレジスト膜）９、
シリコン酸化膜８をエツチングする。この後、パ
ターニングされたシリコン酸化膜８だけを残し
て、この上のポリイミド膜（もしくはレジスト
膜）９、酸化膜１０、およびレジストパターンを
除去する。
以下、上記実施例と同様にAl層４の上に残留
させた薄いシリコン酸化膜８をマスクとして、第
２図ＣおよびＤに示すようにAl層４を選択的に
エツチングしてAl配線層６，６をパターニング
する。
させた薄いシリコン酸化膜８をマスクとして、第
２図ＣおよびＤに示すようにAl層４を選択的に
エツチングしてAl配線層６，６をパターニング
する。
この方法では、レジスト５を平滑化して設ける
ので、パターン変換差がなく精度良くAl配線層
６を形成でき、断線やシヨートの発生を防止でき
るので更に微細化を図ることができる。
ので、パターン変換差がなく精度良くAl配線層
６を形成でき、断線やシヨートの発生を防止でき
るので更に微細化を図ることができる。
以上説明した如く、本発明に係わる半導体装置
の製造方法によれば、金属配線層間のシヨートを
防止して信頼性を高めると共に、微細化して高密
度集積化を図ることができるものである。
の製造方法によれば、金属配線層間のシヨートを
防止して信頼性を高めると共に、微細化して高密
度集積化を図ることができるものである。
第１図Ａ乃至Ｃは、従来方法により半導体装置
を製造する方法を順次工程に従つて示す断面図、
第２図Ａ乃至Ｄは本発明の一実施例による半導体
装置の製造方法を順次工程に従つて示す断面図、
第３図は本発明の他の実施例による半導体装置の
断面図である。 １……半導体基板、２……熱酸化膜、３……
PSG膜、４……Al層、５……レジスト、５′……
レジストパターン、６……Al配線層、７……化
合物の壁、８……シリコン酸化膜、９……ポリイ
ミド膜（もしくはレジスト膜）、１０……酸化膜。
を製造する方法を順次工程に従つて示す断面図、
第２図Ａ乃至Ｄは本発明の一実施例による半導体
装置の製造方法を順次工程に従つて示す断面図、
第３図は本発明の他の実施例による半導体装置の
断面図である。 １……半導体基板、２……熱酸化膜、３……
PSG膜、４……Al層、５……レジスト、５′……
レジストパターン、６……Al配線層、７……化
合物の壁、８……シリコン酸化膜、９……ポリイ
ミド膜（もしくはレジスト膜）、１０……酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 絶縁膜で覆われた基板表面に金属材料層を堆
積する工程と、この金属材料層上に形成すべき金
属配線層の最少隣接距離の1/2以下の厚さを有す
るシリコン酸化膜、シリコン窒化膜又はポリシリ
コン膜から選ばれる第１の被膜を堆積する工程
と、この第１の被膜上にレジスト又はポリイミド
からなる第２の被膜を堆積する工程と、この第２
の被膜をパターニングし、これをマスクとして前
記第１の被膜をパターニングする工程と、前記パ
ターニングされた第２の被膜を除去した後、前記
パターニングされた第１の被膜をマスクとして前
記金属材料層を反応性イオンエツチングにより選
択的に除去して金属配線層を形成する工程とを具
備したことを特徴とする半導体装置の製造方法。 ２ 金属材料としてAl、Al−Si合金、Mo又は
MoSi2を用いることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP472582A JPS58122750A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP472582A JPS58122750A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58122750A JPS58122750A (ja) | 1983-07-21 |
| JPH0123944B2 true JPH0123944B2 (ja) | 1989-05-09 |
Family
ID=11591863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP472582A Granted JPS58122750A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58122750A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787349B2 (ja) * | 1985-11-20 | 1995-09-20 | 富士通株式会社 | デイジタル信号の歪補償回路 |
| JPH03173430A (ja) * | 1989-12-01 | 1991-07-26 | Matsushita Electron Corp | 配線の形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56122143A (en) * | 1980-02-29 | 1981-09-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1982
- 1982-01-14 JP JP472582A patent/JPS58122750A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56122143A (en) * | 1980-02-29 | 1981-09-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58122750A (ja) | 1983-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63304644A (ja) | ヴアイア・ホール形成方法 | |
| JPS63104425A (ja) | バイアの形成方法 | |
| JPH0563940B2 (ja) | ||
| JP2665568B2 (ja) | 半導体装置の製造方法 | |
| JPH0669351A (ja) | 多層金属配線構造のコンタクトの製造方法 | |
| JPH0750694B2 (ja) | 導電層形成方法 | |
| JPH0123944B2 (ja) | ||
| JPH08279488A (ja) | 半導体装置の製造方法 | |
| US6242795B1 (en) | Metal line structure and method of manufacturing the same | |
| EP1868240A2 (en) | Method for forming mulitlevel interconnects in semiconductor device | |
| JPH1187507A (ja) | 半導体装置およびその製造方法 | |
| JPH1174174A (ja) | 半導体装置の製造方法 | |
| JPH08162460A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2783898B2 (ja) | 半導体装置の製造方法 | |
| JPH0587973B2 (ja) | ||
| JP3109506B2 (ja) | パターン形成方法 | |
| JP2521329B2 (ja) | 半導体装置の製造方法 | |
| JP3191769B2 (ja) | 半導体装置の製造方法 | |
| JP3036038B2 (ja) | 半導体装置の製造方法 | |
| JP2809274B2 (ja) | 半導体装置の製造方法 | |
| JP2872298B2 (ja) | 半導体装置の製造方法 | |
| KR100232224B1 (ko) | 반도체소자의 배선 형성방법 | |
| JPS5911647A (ja) | 半導体装置の製造方法 | |
| JPH03276726A (ja) | 半導体装置の製造方法 | |
| JPH05136130A (ja) | 半導体装置の製造方法 |