JPH06237136A - 電子部品素子の製造方法 - Google Patents
電子部品素子の製造方法Info
- Publication number
- JPH06237136A JPH06237136A JP2115593A JP2115593A JPH06237136A JP H06237136 A JPH06237136 A JP H06237136A JP 2115593 A JP2115593 A JP 2115593A JP 2115593 A JP2115593 A JP 2115593A JP H06237136 A JPH06237136 A JP H06237136A
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- Japan
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- resist film
- thin film
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- resist
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- Pending
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- Drying Of Semiconductors (AREA)
- Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
- ing And Chemical Polishing (AREA)
Abstract
(57)【要約】
【目的】 膜厚が３μｍ以上と厚い酸化膜や金属膜など
によっても微細なパターンを精度よく形成することがで
きる電子部品素子の製造方法を提供する。 【構成】 下地１上の被エッチング膜２を第１レジスト
膜４で覆い、かつ、該第１レジスト膜４上に被エッチン
グ膜２との選択比が高い高選択比薄膜５を堆積した後、
該高選択比薄膜５を第２レジスト膜６で覆う工程と、第
２レジスト膜６をパターニングした後、該第２レジスト
膜６をマスクとして高選択比薄膜５をエッチングする工
程と、第２レジスト膜６を剥離した後、高選択比薄膜５
を介して第１レジスト膜４をパターニングする工程と、
高選択比薄膜５をマスクとして被エッチング膜２を反応
性イオン・エッチングする工程と、第１レジスト膜４の
剥離と同時に、高選択比薄膜５を除去する工程とを含む
ことを特徴とする電子部品素子の製造方法である。
によっても微細なパターンを精度よく形成することがで
きる電子部品素子の製造方法を提供する。 【構成】 下地１上の被エッチング膜２を第１レジスト
膜４で覆い、かつ、該第１レジスト膜４上に被エッチン
グ膜２との選択比が高い高選択比薄膜５を堆積した後、
該高選択比薄膜５を第２レジスト膜６で覆う工程と、第
２レジスト膜６をパターニングした後、該第２レジスト
膜６をマスクとして高選択比薄膜５をエッチングする工
程と、第２レジスト膜６を剥離した後、高選択比薄膜５
を介して第１レジスト膜４をパターニングする工程と、
高選択比薄膜５をマスクとして被エッチング膜２を反応
性イオン・エッチングする工程と、第１レジスト膜４の
剥離と同時に、高選択比薄膜５を除去する工程とを含む
ことを特徴とする電子部品素子の製造方法である。
Description
【０００１】
【産業上の利用分野】本発明は表面弾性波素子（ＳＡＷ
デバイス）のような電子部品素子の製造方法にかかり、
詳しくは、被エッチング膜を反応性イオン・エッチング
（以下、ＲＩＥという）する技術に関する。
デバイス）のような電子部品素子の製造方法にかかり、
詳しくは、被エッチング膜を反応性イオン・エッチング
（以下、ＲＩＥという）する技術に関する。
【０００２】
【従来の技術】従来から、ＳＡＷデバイスなどを製造す
るにあたっては、素子基板上に形成された酸化膜や金属
膜などをエッチングすることによって所定形状とされた
パターンを形成することが行われている。そして、この
ような際には、図３で示すように、下地であるセラミッ
ク製の素子基板１上に堆積させられた被エッチング膜で
ある酸化膜（ＳｉＯ2 膜）２の表面上を所定膜厚のレジ
スト膜３によって全面的に覆い、かつ、このレジスト膜
３をパターニングした後、このパターニングされたレジ
スト膜３をマスクとしてＳｉＯ2 膜２をフッ素系のプラ
ズマでＲＩＥするのが一般的な手順となっている。
るにあたっては、素子基板上に形成された酸化膜や金属
膜などをエッチングすることによって所定形状とされた
パターンを形成することが行われている。そして、この
ような際には、図３で示すように、下地であるセラミッ
ク製の素子基板１上に堆積させられた被エッチング膜で
ある酸化膜（ＳｉＯ2 膜）２の表面上を所定膜厚のレジ
スト膜３によって全面的に覆い、かつ、このレジスト膜
３をパターニングした後、このパターニングされたレジ
スト膜３をマスクとしてＳｉＯ2 膜２をフッ素系のプラ
ズマでＲＩＥするのが一般的な手順となっている。
【０００３】
【発明が解決しようとする課題】ところで、前述したよ
うなＲＩＥによるパターン形成にあたっては、ＳｉＯ2
膜２とレジスト膜３との選択比が０．５未満と低いた
め、ＳｉＯ2 膜２よりも充分に膜厚の厚いレジスト膜３
を形成しておく必要がある。すなわち、例えば、膜厚が
１０μｍ程度とされたＳｉＯ2 膜２のＲＩＥによってパ
ターンを形成するのであれば、２０μｍ以上もの膜厚を
有するレジスト膜３を形成しておくことになるのが一般
的である。しかしながら、このように厚いレジスト膜３
を形成したうえでのＲＩＥを行ったのでは、ＳｉＯ2 膜
２からなる微細なパターンを形成することができなくな
ってしまう。
うなＲＩＥによるパターン形成にあたっては、ＳｉＯ2
膜２とレジスト膜３との選択比が０．５未満と低いた
め、ＳｉＯ2 膜２よりも充分に膜厚の厚いレジスト膜３
を形成しておく必要がある。すなわち、例えば、膜厚が
１０μｍ程度とされたＳｉＯ2 膜２のＲＩＥによってパ
ターンを形成するのであれば、２０μｍ以上もの膜厚を
有するレジスト膜３を形成しておくことになるのが一般
的である。しかしながら、このように厚いレジスト膜３
を形成したうえでのＲＩＥを行ったのでは、ＳｉＯ2 膜
２からなる微細なパターンを形成することができなくな
ってしまう。
【０００４】また、数μｍ幅オーダの微細なパターンを
形成し得るレジスト膜３の最大膜厚は１０μｍ程度とい
われており、この程度の膜厚を有するレジスト膜３によ
っては、ＲＩＥし得るＳｉＯ2 膜２の膜厚が３μｍ程度
と薄く制限されてしまうことになる。その結果、やはり
３μｍ程度以上の膜厚を有するＳｉＯ2 膜２からなる微
細なパターンを精度よく形成することはできないのが実
情となっていた。
形成し得るレジスト膜３の最大膜厚は１０μｍ程度とい
われており、この程度の膜厚を有するレジスト膜３によ
っては、ＲＩＥし得るＳｉＯ2 膜２の膜厚が３μｍ程度
と薄く制限されてしまうことになる。その結果、やはり
３μｍ程度以上の膜厚を有するＳｉＯ2 膜２からなる微
細なパターンを精度よく形成することはできないのが実
情となっていた。
【０００５】本発明は、これらの不都合に鑑みて創案さ
れたものであって、膜厚が３μｍ以上と厚い酸化膜や金
属膜などによっても微細なパターンを精度よく形成する
ことができる製造方法の提供を目的としている。
れたものであって、膜厚が３μｍ以上と厚い酸化膜や金
属膜などによっても微細なパターンを精度よく形成する
ことができる製造方法の提供を目的としている。
【０００６】
【課題を解決するための手段】本発明に係る電子部品素
子の製造方法は、このような目的を達成するために、下
地上の被エッチング膜を第１レジスト膜で覆い、かつ、
該第１レジスト膜上に被エッチング膜との選択比が高い
高選択比薄膜を堆積した後、該高選択比薄膜上に第２レ
ジスト膜を堆積させる工程と、第２レジスト膜をパター
ニングした後、該第２レジスト膜をマスクとして高選択
比薄膜をエッチングする工程と、第２レジスト膜を剥離
した後、高選択比薄膜を介して第１レジスト膜をパター
ニングする工程と、高選択比薄膜をマスクとして被エッ
チング膜を反応性イオン・エッチングする工程と、第１
レジスト膜の剥離と同時に、高選択比薄膜を除去する工
程とを含むことを特徴としている。
子の製造方法は、このような目的を達成するために、下
地上の被エッチング膜を第１レジスト膜で覆い、かつ、
該第１レジスト膜上に被エッチング膜との選択比が高い
高選択比薄膜を堆積した後、該高選択比薄膜上に第２レ
ジスト膜を堆積させる工程と、第２レジスト膜をパター
ニングした後、該第２レジスト膜をマスクとして高選択
比薄膜をエッチングする工程と、第２レジスト膜を剥離
した後、高選択比薄膜を介して第１レジスト膜をパター
ニングする工程と、高選択比薄膜をマスクとして被エッ
チング膜を反応性イオン・エッチングする工程と、第１
レジスト膜の剥離と同時に、高選択比薄膜を除去する工
程とを含むことを特徴としている。
【０００７】
【作用】上記方法によれば、膜厚の薄い高選択比薄膜は
第２レジスト膜をマスクとしてエッチングされるから、
この高選択比薄膜に形成されるパターンの精度は第２レ
ジスト膜のパターニング時における精度に依存して決定
されることになり、極めて精度の高いパターンが形成さ
れることになる。そして、この精度の高いパターンが形
成された高選択比薄膜は被エッチング膜に対しての選択
比が高いのであるから、高選択比薄膜をＲＩＥ時のマス
クとして用いる結果、被エッチング膜においても精度の
高いパターンが形成されることになる。
第２レジスト膜をマスクとしてエッチングされるから、
この高選択比薄膜に形成されるパターンの精度は第２レ
ジスト膜のパターニング時における精度に依存して決定
されることになり、極めて精度の高いパターンが形成さ
れることになる。そして、この精度の高いパターンが形
成された高選択比薄膜は被エッチング膜に対しての選択
比が高いのであるから、高選択比薄膜をＲＩＥ時のマス
クとして用いる結果、被エッチング膜においても精度の
高いパターンが形成されることになる。
【０００８】
【実施例】以下、本発明方法の実施例を図面に基づいて
説明する。
説明する。
【０００９】図１は本実施例にかかる電子部品素子の製
造方法を手順に従って示す工程断面図、図２はその変形
例を示す工程断面図であり、これらの図において従来例
を示す図３と互いに同一となる部品，部分には同一符号
を付している。
造方法を手順に従って示す工程断面図、図２はその変形
例を示す工程断面図であり、これらの図において従来例
を示す図３と互いに同一となる部品，部分には同一符号
を付している。
【００１０】本実施例方法においては、まず、図１
（ａ）で示すように、下地であるセラミック製の素子基
板１を用意し、スパッタリングによって素子基板１の表
面上に膜厚が１０μｍ程度とされた被エッチング膜であ
るＳｉＯ2 膜２を堆積した後、このＳｉＯ2 膜２上を全
面的に覆う膜厚１μｍ程度の第１レジスト膜４をポジ型
フォトレジストの塗布・乾燥によって形成する。そし
て、引き続き、この第１レジスト膜４上に、ＳｉＯ2 膜
２との選択比が高い金属材料、例えば、１００以上の選
択比を有するアルミニウム（Ａｌ）からなる膜厚３００
０Å（オングストローム）程度の高選択比薄膜５を蒸着
などの手法によって形成した後、さらに、この高選択比
薄膜５上にポジ型フォトレジストを塗布したうえで乾燥
させることによって膜厚が１μｍ程度となった第２レジ
スト膜６を形成する。
（ａ）で示すように、下地であるセラミック製の素子基
板１を用意し、スパッタリングによって素子基板１の表
面上に膜厚が１０μｍ程度とされた被エッチング膜であ
るＳｉＯ2 膜２を堆積した後、このＳｉＯ2 膜２上を全
面的に覆う膜厚１μｍ程度の第１レジスト膜４をポジ型
フォトレジストの塗布・乾燥によって形成する。そし
て、引き続き、この第１レジスト膜４上に、ＳｉＯ2 膜
２との選択比が高い金属材料、例えば、１００以上の選
択比を有するアルミニウム（Ａｌ）からなる膜厚３００
０Å（オングストローム）程度の高選択比薄膜５を蒸着
などの手法によって形成した後、さらに、この高選択比
薄膜５上にポジ型フォトレジストを塗布したうえで乾燥
させることによって膜厚が１μｍ程度となった第２レジ
スト膜６を形成する。
【００１１】次に、図１（ｂ）で示すように、最上部に
位置する第２レジスト膜６の露光・現像によるパターニ
ングを行った後、パターニングされた第２レジスト膜６
をマスクとしたうえでの高選択比薄膜５のエッチングを
行う。なお、この際のエッチングは、ＲＩＥなどのドラ
イエッチングまたはウェットエッチングのいずれであっ
てもよい。そして、このとき、第２レジスト膜６の膜厚
は極めて薄いものとされているから、高選択比薄膜５に
は何らの不都合もなく数μｍ幅オーダのパターンが形成
されることになる。
位置する第２レジスト膜６の露光・現像によるパターニ
ングを行った後、パターニングされた第２レジスト膜６
をマスクとしたうえでの高選択比薄膜５のエッチングを
行う。なお、この際のエッチングは、ＲＩＥなどのドラ
イエッチングまたはウェットエッチングのいずれであっ
てもよい。そして、このとき、第２レジスト膜６の膜厚
は極めて薄いものとされているから、高選択比薄膜５に
は何らの不都合もなく数μｍ幅オーダのパターンが形成
されることになる。
【００１２】さらに、図１（ｃ）で示すように、全面的
な露光及び現像、または、いわゆるドライ現像（Ｏ2 Ｒ
ＩＥ）を行うことによって第２レジスト膜６を高選択比
薄膜５から剥離した後、この高選択比薄膜５を介しての
第１レジスト膜４に対するパターニングを行う。その
後、図１（ｄ）で示すように、パターンが形成された高
選択比薄膜５をマスクとしたうえでＳｉＯ2 膜２をフッ
素系のプラズマによってＲＩＥすると、このＳｉＯ2 膜
２には所望形状のパターンが形成される。なお、ここ
で、図１（ｃ）は高選択比薄膜５がＡｌなどの光を通さ
ない膜である場合を示しており、この高選択比薄膜５が
光を通す場合には図２（ａ）で示すようになる。しか
し、図２（ａ）で示すような構成となっていても、次工
程で異方性エッチングのＲＩＥが行われるため、図１
（ｄ）と基本的に異ならない図２（ｂ）で示すような構
成が得られることになる。
な露光及び現像、または、いわゆるドライ現像（Ｏ2 Ｒ
ＩＥ）を行うことによって第２レジスト膜６を高選択比
薄膜５から剥離した後、この高選択比薄膜５を介しての
第１レジスト膜４に対するパターニングを行う。その
後、図１（ｄ）で示すように、パターンが形成された高
選択比薄膜５をマスクとしたうえでＳｉＯ2 膜２をフッ
素系のプラズマによってＲＩＥすると、このＳｉＯ2 膜
２には所望形状のパターンが形成される。なお、ここ
で、図１（ｃ）は高選択比薄膜５がＡｌなどの光を通さ
ない膜である場合を示しており、この高選択比薄膜５が
光を通す場合には図２（ａ）で示すようになる。しか
し、図２（ａ）で示すような構成となっていても、次工
程で異方性エッチングのＲＩＥが行われるため、図１
（ｄ）と基本的に異ならない図２（ｂ）で示すような構
成が得られることになる。
【００１３】そこで、引き続き、素子基板１をアセトン
などのような剥離液中に浸漬したうえで超音波振動を加
える。すると、図１（ｅ）で示すように、ＳｉＯ2 膜２
上に残っていた第１レジスト膜４が剥離されると同時
に、この第１レジスト膜４上に形成されていた高選択比
薄膜５が第１レジスト膜４とともに除去されてしまうこ
とになり、素子基板１の表面上にはＳｉＯ2 膜２からな
るパターンのみが残ることになる。
などのような剥離液中に浸漬したうえで超音波振動を加
える。すると、図１（ｅ）で示すように、ＳｉＯ2 膜２
上に残っていた第１レジスト膜４が剥離されると同時
に、この第１レジスト膜４上に形成されていた高選択比
薄膜５が第１レジスト膜４とともに除去されてしまうこ
とになり、素子基板１の表面上にはＳｉＯ2 膜２からな
るパターンのみが残ることになる。
【００１４】なお、本実施例においては下地が素子基板
１であるものとしているが、これに限られることはな
く、例えば、素子基板の表面上を覆って形成された電極
膜や中間膜を下地とすることも可能であり、これらの材
質はセラミック，水晶やＳｉＯ2，Ｓｉなどのいずれで
あっても差し支えない。また、ＳｉＯ2 膜２のみが被エ
ッチング膜になるとは限らないのも勿論である。さらに
また、フォトレジストがポジ型には限定されずにネガ型
であってもよいのは勿論のこと、ＳｉＯ2 膜２との選択
比が高い高選択比薄膜５の形成材料がＡｌに限られない
のも勿論である。
１であるものとしているが、これに限られることはな
く、例えば、素子基板の表面上を覆って形成された電極
膜や中間膜を下地とすることも可能であり、これらの材
質はセラミック，水晶やＳｉＯ2，Ｓｉなどのいずれで
あっても差し支えない。また、ＳｉＯ2 膜２のみが被エ
ッチング膜になるとは限らないのも勿論である。さらに
また、フォトレジストがポジ型には限定されずにネガ型
であってもよいのは勿論のこと、ＳｉＯ2 膜２との選択
比が高い高選択比薄膜５の形成材料がＡｌに限られない
のも勿論である。
【００１５】
【発明の効果】以上説明したように、本発明にかかる電
子部品素子の製造方法では、被エッチング膜上に第１レ
ジスト膜，高選択比薄膜及び第２レジスト膜のそれぞれ
を順次形成した後、第２レジスト膜をマスクとして高選
択比薄膜をエッチングし、さらに、高選択比薄膜をマス
クとして被エッチング膜のＲＩＥを行っている。そこ
で、この際、高選択比薄膜に形成されるパターンの精度
は第２レジスト膜のパターニング精度に依存して微細化
され、また、この微細なパターンが形成されたうえで被
エッチング膜との選択比が高い高選択比薄膜をＲＩＥ時
のマスクとして用いる結果、被エッチング膜の膜厚が３
μｍ以上と厚い場合であっても精度の極めて高い微細な
パターンを形成することができるという効果が得られ
る。
子部品素子の製造方法では、被エッチング膜上に第１レ
ジスト膜，高選択比薄膜及び第２レジスト膜のそれぞれ
を順次形成した後、第２レジスト膜をマスクとして高選
択比薄膜をエッチングし、さらに、高選択比薄膜をマス
クとして被エッチング膜のＲＩＥを行っている。そこ
で、この際、高選択比薄膜に形成されるパターンの精度
は第２レジスト膜のパターニング精度に依存して微細化
され、また、この微細なパターンが形成されたうえで被
エッチング膜との選択比が高い高選択比薄膜をＲＩＥ時
のマスクとして用いる結果、被エッチング膜の膜厚が３
μｍ以上と厚い場合であっても精度の極めて高い微細な
パターンを形成することができるという効果が得られ
る。
【図１】本実施例にかかる電子部品素子の製造方法を手
順に従って示す工程断面図である。
順に従って示す工程断面図である。
【図２】その変形例を示す工程断面図である。
【図３】従来例にかかる電子部品素子の製造方法を示す
工程断面図である。
工程断面図である。
１ 素子基板（下地） ２ ＳｉＯ2 膜（被エッチング膜） ４ 第１レジスト膜 ５ 高選択比薄膜 ６ 第２レジスト膜
Claims (1)
- 【請求項１】下地（１）上の被エッチング膜（２）を第
１レジスト膜（４）で覆い、かつ、該第１レジスト膜
（４）上に被エッチング膜（２）との選択比が高い高選
択比薄膜（５）を堆積した後、該高選択比薄膜（５）を
第２レジスト膜（６）で覆う工程と、 第２レジスト膜（６）をパターニングした後、該第２レ
ジスト膜（６）をマスクとして高選択比薄膜（５）をエ
ッチングする工程と、 第２レジスト膜（６）を剥離した後、高選択比薄膜
（５）を介して第１レジスト膜（４）をパターニングす
る工程と、 高選択比薄膜（５）をマスクとして被エッチング膜
（２）を反応性イオン・エッチングする工程と、 第１レジスト膜（４）の剥離と同時に、高選択比薄膜
（５）を除去する工程とを含むことを特徴とする電子部
品素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115593A JPH06237136A (ja) | 1993-02-09 | 1993-02-09 | 電子部品素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115593A JPH06237136A (ja) | 1993-02-09 | 1993-02-09 | 電子部品素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06237136A true JPH06237136A (ja) | 1994-08-23 |
Family
ID=12047022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2115593A Pending JPH06237136A (ja) | 1993-02-09 | 1993-02-09 | 電子部品素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06237136A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006501523A (ja) * | 2002-10-03 | 2006-01-12 | ルーメラ・コーポレーション | ポリマー微細構造及びポリマー導波路の製造方法 |
| KR20150021475A (ko) * | 2013-08-20 | 2015-03-02 | 도쿄엘렉트론가부시키가이샤 | 실리콘 산화막을 에칭하는 방법 |
-
1993
- 1993-02-09 JP JP2115593A patent/JPH06237136A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006501523A (ja) * | 2002-10-03 | 2006-01-12 | ルーメラ・コーポレーション | ポリマー微細構造及びポリマー導波路の製造方法 |
| KR20150021475A (ko) * | 2013-08-20 | 2015-03-02 | 도쿄엘렉트론가부시키가이샤 | 실리콘 산화막을 에칭하는 방법 |
| JP2015041624A (ja) * | 2013-08-20 | 2015-03-02 | 東京エレクトロン株式会社 | シリコン酸化膜をエッチングする方法 |
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