KR940001889B1 - 평탄화(平坦化) 표면을 가지는 반도체장치의 제조방법 - Google Patents

평탄화(平坦化) 표면을 가지는 반도체장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

평탄화(平坦化) 표면을 가지는 반도체장치의 제조방법
제1a도-제1g도는 반도체장치에 종래의 다층-레벨 상호연결 구조를 제공하기 위한 여러가지 단계를 나타내는 단면도.
제2도는 다른 종래의 다층-레벨 상호연결 구조를 나타내는 단면도.
제3a도-제3g도는 본 발명의 첫번째 실시예에 따라 반도체장치에 다층-레벨 상호연결 구조를 제공하기 위한 여러가지 단계를 나타내는 단면도.
제4a도-제4f도는 본 발명의 두번째 실시예에 따라 반도체장치에 다층-레벨 상호연결 구조를 제공하기 위한 여러가지 단계를 나타내는 단면도.
제5도는 평면도로 두번째 실시예의 다층-레벨 상호연결 구조를 나타내는 다이어그램.
제6a도-제6h도는 본 발명의 세번째 실시예에 따라 반도체장치에 다층-레벨 상호연결 구조를 제공하기 위한 여러가지 단계를 나타내는 단면도.
본 발명은 일반적으로 반도체장치의 제조에 관한 것으로, 특히 다층-레벨 상호연결 구조를 가지는 반도체장치를 제조하기 위한 개선된 방법에 관한 것이다.
고집적밀도를 가지는 현대의 반도체 집적회로에서, 다층-레벨 상호연결 구조가 집적회로내의 여러가지 장치의 상호연결을 위하여 보통 사용된다.
다층-레벨 상호연결 구조를 가지는 이와 같은 반도체 집적회로에서, 상호연결을 형성하기 위하여 그위에 제공된 도체패턴이 고정밀도와 정상(top) 표면에서 우수한 접촉을 갖도록 장치가 평탄화 정상 표면을 갖는 것이 필요하다. 정상 표면이 충분히 평탄하지 않으면, 불완전한 상호연결이 발생되고 집적회로의 생산 및 신뢰도가 감소된다.
반도체 집적회로의 정상표면을 평탄하게 하기 위하여, 소위 스핀-온-글래스(SOG) 기술이라 불리는 것이 보통 사용되고, 여기서, 여러가지 상호연결이 제공되어야 하는 집적회로의 정상표면이, 유기용매로 용해된 유기산화 실리콘의 용액에 의하여 코팅된다. 이와 같은 용액은 극히 낮은 점성도를 가지며, 용매의 증발에 있어서, 그위에 다층-레벨 상호연결 구조를 제공하기에 적당한 사실상 평탄화 정상표면을 가지는 SOG층이라 불리는 절연산화 실리콘층을 제공한다. 그러나, 이와 같은 SOG층은 응고된 후에도 유기가스와 물의 계속적인 방출때문에, 불완전한 접촉이 특히 그위에 증착된 알루미늄 등의 금속전극과 그아래에 묻힌 반도체장치 사이의 상호연결을 성취하기 위하여 SOG층을 통해 제공된 접촉홀에서 발생하는 경향이 있다는 점에서 문제점이 있다.
제1a도-제1g도는 SOG 공정에 의하여 집적회로의 정상표면을 평탄하게 하는 종래의 공정을 나타낸다. 이예에서, 집적회로는 액티브장치와 같은 MOSFET 장치를 포함한다.
제1a도에 의거하여, 장치 분리를 위한 필드산화 영역 53이 MOSFET 장치가 형성되어야 하는 장치 영역 52를 정의하도록 실리콘기판 51의 유용한 선택산화에 의하여 실리콘기판 51위에 형성된다.
다음, 제1b도에 단계에서, 게이트 산화막 54가 장치 영역 52위에 제공되고, 폴리실리콘 게이트 전극55의 형성과 소오스, 드레인 영역 56 및 57의 형성이 유용한 MOS 공정에 따라 실행된다.
제1c도의 단계에서, 게이트 산화막 54가 폴리실리콘 게이트 전극 55 아래 영역을 제외하고 제거되며, 전체 구조가 불순물에 의하여 오염되는 것을 방지하기 위하여 얇은 산화막 58에 의하여 덮혀진다. 더욱이, 포스포 실리게이트 글래스(phosphosilicate glass; PSG) 등의 첫번째 절연층 59가 전체 정상표면에 제공되고, 접촉홀 60이 첫번째 절연층 59를 통하여 제공된다. 더욱이, 알루미늄 등의 첫번째 도체층(도시되지 않았음)이 접촉홀 60을 통하여 기초를 이루는 반도체장치에 접촉하도록 첫번째 절연층 59에 제공된다. 더욱이, 첫번째 도체층은 소오스 영역 56에 연결된 소오스전극 61, 드레인 영역 57에 연결된 드레인 전극 62, 소오스 영역 56에 대응하는 첫번째 절연층 59에 남아있는 첫번째 알루미늄 패턴 63, 필드산화영역 53에 대응하는 첫번째 절연층 59에 남아있는 두번째 알루미늄 패턴 64등을 형성하기 위하여 패턴화된다.
제1d도의 단계에서, 얇은 실리콘 산화막 65가 화학증기증착(CVD)공정에 의하여 첫번째 절연층 59, 알루미늄 전극과 패턴 61-64를 덮기 위하여 제공되고, SOG층 66이 유기용액의 형성으로 얇은 실리콘 산화막 65위에 제공된다. 이 SOG층 66은 400-450℃에서 경화처리를 행하여 응고된다.
제1e도의 단계에서, SOG층 66은 메틸 트리플루오라이드(CHF3) 가스를 사용하는 플라즈마 에칭공정으로 처리되고, 그것에 의하여 SOG층 66의 정상 표면은 에칭되지 않은 함몰부가 남아있는 동안 층 66으로부터 돌출부의 선택적인 제거의 결과로서 평탄해진다.
다음, 제1f도의 단계에서, 두번째 PSG층 76이 CVD 공정에 의하여 제공되고, 내부-층 연결을 위한 접촉홀 68이 첫번째 PSG층 59위에 알루미늄 도체 63을 노출시키기 위하여 PSG층 67, SOG층 66 및 산화실리콘층 65를 통하여 제공된다. 따라서, 접촉홀 68의 측벽에서 SOG층 66이 노출된다는 것을 알 수 있다.
마지막으로, 제1g도의 단계에서, 알루미늄 층이 접촉홀 68을 포함하는 두번째 PSG층 67위에 제공되고, 적당한 패터닝후에, 알루미늄 도체 63과 접촉하는 알루미늄 전극 69가 얻어진다. 이렇게 얻어진 구조가 설명되지 않은 절연층에 의하여 좀더 덮혀질 수 있다.
전술한 다층-레벨 상호연결 구조에서, SOG층 66이 내부층 접촉홀 68의 측벽에서 노출된다는 것을 알 수 있다. 이것은 알루미늄 전극 69가 접촉홀 68의 측벽에서 SOG층 66에 직접 접촉하여 만들어진다는 것을 의미한다. 전극 69를 형성하는 알루미늄층의증착이 진공환경하에서 실행된 스퍼터링에 의하여 이루어진다. 10-3Torr의 압력이 이 목적을 위해 보통 사용된다. 이와 같은 고진공 환경하에서, SOG층 66의 경화후에도, 유기분자의 수증기 또는 가스이 적은양이 SOG층 66으로부터 계속적으로 방출되는 경향이 있다. 이와 같은 물 또는 유기분자가 방출되면, 접촉홀 68에 증착된 알루미늄의 입자가 숫자 69G에 의하여 제1g도에 개략적으로 설명된 바와 같이 아주 조잡하게 되며, 접촉사항이 증가하거나 전기 접촉이 이와 같은 영역에서 이루어지지 않는 위험이 사실상 있다.
접촉홀 68이 장치의 영역에 제공되면 기초를 이루는 SOG층 66의 정상표면이 제2도에 도시된 바와 같이, 움푹패이는 문제점이 또한 발생한다. 이 예에서, 알루미늄 도체 66이 한쌍의 게이트 전극 55a와 55b사이에서 움푹패인다. 표면위의 이와 같은 함몰영역의 존재가 SOG층의 퇴적을 불가피하게 초래하고, 따라서 접촉홀이 대응하는 이와 같은 함몰영역에 제공되면, SOG층 66은 접촉홀 68의 측벽에서 노출된다. 이미 알고 있는 바와 같이, 전극 69가 스퍼터링되면 이와 같은 SOG층 66의 노출이 가스의 방출을 야기하고, 신뢰할 수 없는 전기 접촉의 문제점이 유사하게 발생된다.
따라서, 본 발명의 일반적인 목적은 전술된 문제점이 제거된 새롭고 유용한 반도체장치를 제공하는데 있다.
본 발명의 다른 목적은 평평한 표면을 가지는 반도체장치를 제공하기 위한 것으로, 여기서 접촉홀이 제공되어야 하는 반도체장치의 영역이, SOG층이 표면평탄화를 위하여 반도체장치에 제공될때, SOG층의 레벨위에 돌출되거나 실제 동일한 평면이 되는 접촉홀이 제공되어야 하는 그러한 영역의 나머지영역에 대하여 증가된 레벨을 갖도록 형성된다. 본 발명에 따라 접촉홀의 측벽에서 노출된 SOG층 등의 문제점이 제거됨과 동시에 반도체장치의 우수한 표면평탄화가 성취될 수 있다. 따라서, 금속전극에 의하여 접촉홀이 채워지는 시간에 가스의 방출이 발생되지 않고, 내부-층 접촉홀에서 신뢰할 만한 접촉을 가지는 신뢰할 수 있는 반도체 집적회로가 얻어진다.
본 발명의 다른 목적 및 다른 특징은 첨부된 도면에 의거히여 이하 상세한 설명으로부터 명백해질 것이다.
이하, 본 발명을 설명한다.
제3a도-제3g도는 본 발명의 첫번째 실시예에 따른 다층-레벨 상호연결 구조를 제공하는 여러단계를 나타낸다.
제3a도에 의거하여, 실리콘기판 1이 예시되지 않은 산화 저항마스크를 사용하는 국부산화(LOCOS)로 처리된다. 산화의 결과로서, 장치 영역 2를 정의하는 필드 산화영역 3이 약 6000-8000Å의 두께로 형성된다. 이렇게 형성된 필드산화영역 3이 실리콘기판 1의 표면으로부터 대표적으로 3000-4000Å인 높이 h1만큼 위로 돌출된다. 필드산화영역 3의 형성과 동시에, 격리된 영역 또는 섬-모양 영역 3S가 내부-층 연결을 위한 접촉홀이 형성되어야 하는 영역 Ac에 대응하는 장치 영역 2에 높이 h1과 동일한 높이로 형성된다.
제3b도의 단계에서, 게이트 산화막 4가 장치 영역 2에 대응하는 실리콘기판의 노출표면에 약 200Å의 두께로 형성된다. 더욱이, 예시되지 않은 폴리실리콘층이 CVD 공정에 의하여 약 4000Å의 두께로 게이트 산화막 4위에 증착된다. 다음, 폴리실리콘층이 폴리실리콘 게이트 전극 5를 형성하기 위하여 패턴화되고, 기판 1에 비소(AS+)의 이온주입이 마스크로서 필드산화영역 3, 섬-모양영역 3S 및 게이트 전극 5를 사용하여, 게이트 산화막 4를 통하여 행해진다. 이온주입의 결과로서, 모두 n+-형인 소오스 영역 6a와 6b 및 드레인 영역 7이 설명된 바와 같이 기판 1에 형성된다. 소오스 영역 6a와 소오스 영역 6b가 도면의 시트(sheet)의 레벨과 다른 레벨에서 서로 계속된다는 것을 알 수 있다.
제3c도의 단계에서, 게이트 산화막 4가 에칭에 의하여 기초를 이루는 폴리실리콘 게이트 전극 5부분을 제외하여 제거되며, 불순물에 의한 오염을 제거하기 위한 산화막 8이 열산화에 의하여 얻어진 구조의 전체 표면위에 제공된다. 더욱이, 절연층 9가 CVD 공정에 의하여 약 5000-6000Å의 두께로 산화막 8위에 제공되고, 접촉홀 SC와 DC는 각각 소오스 영역 6b와 드레인 영역 7에 대응하는 절연층 9와 산화막 8을 통하여 통과하도록 형성된다. 다음, 순수 알루미늄 또는 실리콘을 함유하는 알루미늄 합금으로 이루어지는 첫번째 도체층(에시되지 않았음)이 접촉홀 SC와 DC를 포함하는 PSG층 9위에 스퍼터링함으로써 약 6000-8000Å의 두께로 증착되고, 적당한 패터닝후에, 소오스 영역 6b에 연결된 소오스 전극 11과 드레인 영역 7에 연결된 드레인 전극 12가 패터닝후에 남겨진 전술된 첫번째 도체층의 부분과 같이 형성된다. 첫번째 도체층이 증착시간에 완전히 접촉홀 SC DC를 채우고, 따라서 소오스 전극 11과 드레인 전극 12는 접촉홀 SC와 DC를 통하여 기초를 이루는 소오스 영역 6b와 드레인 영역 7에 신뢰할 수 있게 접촉된다. 드레인 전극 12는 예시된 바와 같이 필드산화 영역 3에 대응하여 PSG층 9위에 연장된다. 더욱이, 첫번째 도체층의 패터닝의 결과로서, 첫번째층 도체 패턴 13은 소오스 영역 6a로부터 섬-모양 영역 3S로 연장되도록 PSG층 9위에 형성된다. 더욱이, 다른 첫번째층 패턴 14는 패터닝의 결과로서 필드산화 영역 3에 대응하여 PSG층 9위에 제공된다.
제3d도의 단계에서, 실리콘 산화막 15가 이와 같이 얻어진 장치의 전체표면위에 CVD 공정에 의하여 약 1000-1000Å의 두께로 증착된다. 더욱이 SOG의 용액이 약 3000r.p.m의 회전을 사용하는 스핀-코팅에 의하여 실리콘 산화막 15에 인가된다. 다음, 이렇게 코팅된 SOG가 400-500℃의 온도에서 용매를 증발함으로써 응고된다. 결과적으로, SOG층 16이 형성된다. 제3d도는 형성된 SOG층 16을 나타낸다.
다음, 제3e도의 단계에서, 실리콘 산화막 15가 필드산화 영역 3위의 드레인 전극 12를 덮는 부분 또는 섬-모양 산화영역 3S위의 첫번째층 패턴 13을 덮는 부분 등의 돌출부에 대응하여 노출될때까지, SOG층 16은 방응종으로서 CHF3를 사용하는 건식에칭 공정을 적용함으로써 균일하게 에칭된다. 이 에칭공정의 결과로서, SOG층 16의 정상표면이 사실상 평평해진다.
제3f도의 단계에서, 두번째 PSG층 17이 CVD 공정에 의하여 6000-8000Å의 두께로 평평해진 SOG층 16위에 제공되고, 접촉홀 18은 대응하는 영역 Ac에 형성되며 접촉홀은 첫번째층 도체패턴 13이 노출될때까지, 접촉홀 18이 아래에 있는 PSG층 17과 실리콘 산화막 15를 통하여 통과되도록 형성되어야 한다. 실리콘 산화막 15위에 제공된 SOG층 16이 전술된 건식에칭 공정에 의하여 영역 Ac로부터 완전히 제거되고, 그러므로, SOG층 16이 접촉홀 18의 측벽에서 더 이상 노출되지 않는다.
다음, 순수 알루미늄 또는 실리콘을 함유하는 알루미늄 합금의 두번째 도체층이 스퍼터링에 의하여 접촉홀 18을 포함하는 PSG층 17위에 약 1㎛의 두께로 증착된다. 그것에 의하여, 두번째 도체층은 접촉홀 18을 완전히 채운다. 증착후에, 두번째 도체층이 패턴화되고 두번째층 도체패턴이 형성된다.
이렇게 형성된 접촉홀 18위에, SOG층 17은 측벽에서 더 이상 노출되지 않고, 알루미늄의 스퍼터링에 의하여 접촉홀 18을 채울때 수증기 또는 유기가스가 방출되는 것과 같은 문제점을 피할수 있다. 따라서, 두번째층 도체패턴 19는 미세한 알루미늄 그레인(grain)의 균일한 조직을 가지며, 신뢰할 수 있는 전기 접촉이 두번째층 도체패턴 19와 첫번째층 도체패턴 13사이에서 성취된다.
첫번째층 도체패턴 13의 형성후에, 절연층(도시되지 않았음)이 이와 같이 형성된 장치의 전체 표면위에 제공되고, 그것에 의하여 MOS 장치의 제조가 완성된다.
다음, 본 발명의 두번째 실시예를 제4a도-제4f도에 의거하여 설명한다. 이 실시예에서, 돌출영역은 SOG층의 스핀-코팅으로 접촉홀이 제공되어야 하는 영역을 둘러싸기 위해 제공된다.
제4a도의 단계에 의거하여 실리콘기판 21이 게이트 산화막 22를 형성하기 위하여 열산화 공정으로 처리된다. 더욱이, 게이트 전극이 서로 평행하게 연장되는 폴리실리콘의 게이트 전극 23a, 23b가 게이트 산화막 22위에 제공된다. 더욱이, 이온주입이 이들 게이트 전극 23a와 23b를 사용하여 실행되고, 그것에 의하여 예시되지 않은 소오스와 드레인 영역이 유용하게 기판 21에 형성된다. 더욱이, 절연층 24는 게이트 전극 23a와 23b가 그안에 묻혀지도록 제공되고, 알루미늄 또는 알루미늄 합금으로 이루어지는 첫번째 도체층 125는 첫번째 도체층 125가 게이트 전극 23a와 23b위에 위치한 층 24의 영역을 덮도록 스퍼터링에 의하여 층 24위에 제공된다. 첫번째 도체층 125가 절연층 24의 표면 프로필(profile)에 따라 물결치는 표면을 가지며, 따라서 게이트 전극 23a와 게이트 전극 23b사이의 층 24에 형성된 함몰부와 대응하는 함몰영역 10c가 형성된다.
제4b도의 단계에서, 실리콘 산화층(도시되지 않았음)은 CVD 공정에 의하여 첫번 도체층 125를 덮기 위해 균일하게 제공되고, 함몰영역 125C에 대응하는 포토레지스트 26을 남기는 포토레지스터 26의 제공과 그의 패터닝후에, 실리콘 산화층이 마스크로서 패턴화된 포토레지스터 26을 사용하여 패턴화되고, 그것에 의하여 실리콘 산화영역 27이 설명된 바와 같이 대응하는 함몰영역 125c에 형성된다.
다음, 제4c도의 단계에서, 다른 포토레지스트 28이 제4b도의 구조위에 균일하게 제공되고, 기초를 이루는 첫번째 도체층 125의 패터닝을 위해 사용된 마스크를 형성하기 위해 그후 패턴화된다. 더욱이, 마스크로서 패턴화된 포토레지스트 28을 사용하는 첫번째 도체층 125의 패터닝을 실행함으로써, 첫번째층 도체패턴 25가 제4c도에 설명된 바와 같이 형성된다.
다음, 제4d도의 단계에서, 포토레지스트 28이 제거되고, 실리콘 산화막 29가 CVD 공정에 의하여 이와 같이 형성된 구조의 전체 표면위에 균일하게 증착된다. 이 실리콘 산화막 29가 첫번째층 도체패턴 25의 표면위에 형성된 돌출부를 완만하게 한다. 다음, SOG 공정은, SOG층 30이 스핀-코팅에 의하여 형성되도록 이와 같이 얻어진 장치의 전체 표면에 가해진다. 그것에 의하여, SOG층 30은 층 30이 이와 같이 형성된 장치의 표면위에 모든 함몰부를 채우기 위하여 형성된다. 함몰영역 125c위에 제공된 실리콘 산화영역 27이 돌출되고 따라서, 실리콘 산화영역 27이 SOG층 30에 의한 적용범위로부터 제외된다. 스핀-코팅 후에, SOG층 30이 용매를 증발시키기 위한 어닐링에 의하여 응고된다. SOG층 30이 실리콘 산화영역 27위에 남겨지지 않도록 하기 위하여 에칭공정이 이와 같이 얻어진 구조의 전체표면에 더 가해질 수 있다.
다음, 제4f도의 단계에서, PSG층 31이 전술된 공정에 의하여 얻어진 장치의 전체표면위에 제공되고, 포토레지스트 32가 PSG층 31위에 제공된다. 포토레지스트 32를 패터닝한 후에, 접촉홀 33은 첫번째 도체패턴 25의 정상표면이 노출될때까지, PSG층 31, 아래에 있는 실리콘 산화층 29 및 27을 통하여 통과하도록 제공된다.
다음, 제4f도의 단계에서, 설명되지 않은 두번째 도체층이 접촉홀 33을 포함하는 스퍼터링에 의하여 이와 같이 얻어진 구조의 전체 표면위에 증착되고, 두번째층 도체패턴 34는 두번째층 도체패턴 34가 접촉홀 33을 통하여 첫번째층 도체패턴 25에 연결되도록 두번째 도체층의 패터닝 후에 형성된다. SOG층 30이 접촉홀 33이 제공되는 영역에 존재하지 않음으로서, SOG층 30이 접촉홀 33의 측벽에서 노출되지 않고, 결과적으로, 두번째층 도체패턴 34를 형성하는 알루미늄의 확대된 그레인 크기 때문에 접촉홀 33에서 신뢰할 수 없는 전기접촉의 문제점이 해결된다.
제5도는 두번째 실시예에 따라 제조된 반도체장치의 평면도이다. 첫번째층 도체패턴 25가 함몰영역 125c에 대응하는 실리콘 산화패턴 27에 제공된 접촉홀 33에서 교차하는 두번째층 도체패턴에 연결되는 것을 알 수 있다.
다음, 본 발명의 세번째 실시예는 폴리실리콘의 증착이 접촉홀이 형성되어야 하는 대응하는 함몰영역에서 이루어지는 경우에 대하여 제6a도-제6h도에 의거하여 설명한다. 이 실시예는 폴리실리콘 층이 상호연결과 저항에 대하여 반도체장치에서 널리 사용될때 유용하다. 도면에서, 이미 설명된 부분과 대응하는 부분은 동일 참조 숫자로 주어지고 그의 설명은 생략한다.
제6a도에 의거하여, 구조가 전술된 두번째 실시예와 유사하게 형성되고, 폴리실리콘 게이트 전극 23a와 23b가 차례로 실리콘기판21에 제공되는 게이트 산화막 22위에 제공된다. 더욱이 소오스와 드레인영역(예시되지 않았음)이 유용하게 기판21에 형성된다. 전체구조가 절연층 24에 의하여 덮혀진다.
제6b도의 단계에서, 폴리실리콘이 절연층24위에 증착되고, 포토레지스트 35를 사용하는 패터닝후에, 저항과 상호연결에 대해 사용되는 폴리실리콘 패턴 36이 형성된다. 더욱이, 다른 격리된 폴리실리콘 영역 37이 접촉홀이 제공되어야 하는 게이트전극 23a와 23b 사이의 함몰부에 대응하는 절연층 24위에 형성된다. 폴리실리콘 영역 37이 절연층 24위에 널리 확장되지 않고 폴리실리콘 영역 37의 확장이 접촉홀이 제공되어야 하는 함몰 영역으로 제한된다는 것을 알 수 있다. 폴리실리콘 영역 37의 형성이 저항 또는 상호연결 도체에 대하여 사용된 폴리실리콘 패턴 36의 형성과 동시에 이루어지고, 따라서 폴리실리콘 영역 37의 제공이 반도체장치를 제조하기 위해 필요한 단계를 증가시키기 않는다.
제6c도의 단계에서, 내부 절연층 38이 포토레지스트 35를 제거한 후에 전체구조 위에 제공되고, 알루미늄의 첫번째 도체층 125가 절연층 38의 전체표면위에 제공된다.
제6d도의 단계에서, 첫번째 도체층 125가 설명되지 않은 패턴화된 포토레지스트를 사용하여 패턴화되고, 그것에 의하여 첫번째층 도체패턴의 25가 형성된다. 더욱이, 실리콘 산화층 29가 제6d도에 설명된 바와 같이 이 형성된 장치의 전체표면을 덮기위하여 형성된다.
제6e도의 단계에서, SOG층 30이 제6d도 구조의 전체표면위에 스핀-코팅되고, 그것에 의하여 장치표면의 평탄화가 성취된다. 폴리실리콘 영역 37의 제공때문에 접촉홀이 제공되어야 하는 영역이 증가된 높이를 가짐으로써, 실리콘 산화층 29의 표면은 SOG층 30의 평평한 표면과 사실상 동일한 레벨에서 노출된다. 어닐링 고정을 가한후에, SOG층 30이 응고되고 전체표면은 SOG층 30이 접촉홀이 제공되어야하는 영역 위에 남겨지지 않도록 약간 에칭된다.
다음, 제6f도의 단계에서, PSG 층 31이 제공되고, 제6g도의 단계에서, 첫번째 도체층 25의 표면이 노출될때까지 폴리실리콘 영역 37이 패턴화된 포토레지스트 32를 사용하므로써 묻혀지는 영역에 대응하는 PSG층 31과 실리콘 산화층 29를 통하여 제공된다. 이 영역에 SOG층 30이 존재하기 때문에 SOG층 30이 접촉홀 33의 측벽에서 노출된다는 것을 알 수 있다.
더욱이, 제6h도의 단계에서, 포토레지스트 32가 제거되고 두번째층 도체패턴 34는 두번째층 도체패턴 34가 접촉홀 33은 채우고 노출된 첫번째 도체층 25에 접촉하도록 대응하는 접촉홀 33에 제공된다. 두번째층 도체패턴 34가 접촉홀 33의 모두에서 SOG층과 접촉하지 않음으로서, 접촉홀의 알루미늄 그레인의 초과성장과 첫번째층 도체패턴 25와 두번째층 도체패턴 34 사이의 전기 접촉의 신뢰도가 감소하는 문제점이 완전히 제거된다.
첫번째 내지 세번째 실시예의 의거하여 설명된 바와 같이, 본 발명은 접촉홀이 형성되어야 하는 영역의 레벨을 증가시킴으로써 접촉홀의 영역으로부터 SOG층의 제거를 제공한다. 이와 같은 레벨의 증가가 접촉홀이 제공되어야 하는 영역에 대응하는 필드산화 구조의 형성과 동시에 형성된 산화영역 3S 또는 첫번째층 도체패턴 25위에 형성된 실리콘 산화영역 27 또는 저항 및 다른 첫번째층 상호연결의 형성과 동시에 형성된 폴리실리콘 영역 37등의 격리된 또는 섬-모양 영역을 제공함으로써 성취된다. 더욱이 SOG층이 형성과 응고 후에 에칭공정을 가함으로써, 접촉홀의 영역으로부터의 SOG층의 제거가 완성될 수 있다.
이와 같은 반도체장치를 구성함으로써, 종래에 측벽에서 SOG층을 노출시키는 접촉홀 위에 두번째층 도체패턴을 증착하는데 있어 SOG층으로부터 가스의 방출에 의해 야기된 두번째층 도체패턴의 신뢰할 수 없는 접촉의 문제점이 제거되고 신뢰할 수 있는 내부-층 상호연결이 성취된다. 결과적으로, 접촉의 실패가 제거되고 반도체장치의 신뢰도와 동작 특성이 개선된다.
접촉홀이 제공되어야 하는 대응하는 장치표면의 레벨을 증가 시키기 위하여 제공된 격리영역이 전술된 산화실리콘 도는 폴리실리콘으로 제한되지 않으며, 스퍼터링된 산화실리콘층, 질화실리콘층, 옥시질화 실리콘층 등의 다른 물질이 또한 사용될 수 있다. 더욱이, 텡스텐 규화물(WSi2), 몰리브덴 규화물(MOSi2), 티타늄 규화물(TiSi2)등의 여러가지 규화물이 폴리실리콘층 위에 제공되는 여러 가지 폴리시드(polycide)구조가 또한 이 목적을 위해 사용될 수 있다.
본 발명의 장치에 사용된 첫번째와 두번째층 도체패턴이 순수 알루미늄 또는 실리콘을 함유하는 알루미늄 합금으로 제한되지 않으며, 실리콘과 구기를 함유하는 알루미늄 합금, 알루미늄-구리합금, 구리등의 다른 물질 또는 다른 내화금속이 또한 적용될 수도 있다.
더욱이, 본 발명은 설명된 바와 같이 액티브장치로서 MOS 장치를 가지는 MOS 집적회로에 적용될 뿐 아니라 다른 어느 접적회로에도 적용될 수 있고 평탄화는 다층-레벨 상호연결을 위한 SOG층을 사용하여 성취한다.
더욱이 본 발명은 지금까지 설명된 실시예들에 제한 되지 않으며 다양한 변화와 수정이 본 발명의 범위로부터 벗어나지 않고 행해질 수 있다.

Claims (12)

  1. 다층-레벨 상호연결 구조를 가지며, 하나 또는 그 이상의 액티브장치(22, 23a, 23b), 그 위에 액티브 장치를 지지하기 위한 기판(21), 액티브장치를 덮기 위하여 기판위에 제공된 첫번째 절연층(38), 첫번째 절연층 위에 제공된 첫번째 도체패턴(25), 첫번째 도체패턴을 아래에 묻기 위하여 첫번째 절연층위에 제공된 평탄화 정상표면을 가지는 편탄층(30), 평탄층의 평탄화 정상 표면위에 제공된 두번째 절연층(31), 첫번째 도체패턴의 바람직한 부분을 노출시키기 위하여 두번째 절연층 위에 제동된 접촉홀(33), 및 접촉홀을 채우고 첫번째 도체패턴의 노출된 부분과 접촉하도록 접촉홀에 대응하는 두번째 절연층 위에 제공된 두번째 도체패턴(34)로 이루어지는 반도체장치에 있어서, 반도체장치가, 격리된 영역이 접촉홀에 대응하는 기판으로부터 돌출되도록 접촉홀 아래에 기판의 일부에 대응하는 기판위의 격리된 영역(37)을 더 포함하고, 상기 격리된 영역이 기판위와 첫번째 절연층 아래에 제공되고 격리된 영역을 덮는 부분에서 첫번째 절연층의 돌출부를 발생시키며 첫번째 절연층위에 제공된 평탄층이 상기 부분으로부터 제거되도록 상기 첫번째 절연층이 상기 부분이 돌출되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 평탄층(30)이 스핀-온-글래스층을 포함하는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 반도체장치가 첫번째 도체패턴(25)을 묻기 위하여 첫번째 절연층(38)와 평탄층(30)사이에 제공된 다른 절연층(29)를 더 포함하는 것을 특징으로 하며, 상기 다른 절연층이 첫번째 절연층이 돌출부를 덮는 부분에서 평탄층의 평탄화 정상표면과 사실상 동일한 정상표면을 가지는 반도체장치.
  4. 제1항에 있어서, 상기 격리된 영역(37)이 첫번째 절연층(38) 아래와 액티브장치(22, 23a, 23b)위에 제공된 폴리실리콘의 영역을 포함하는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 격리된 영역(37)이 액티브장치(23a, 23b)사이에 형성된 대응하는 함몰부에 제공되는 것을 특징으로 하는 반도체장치.
  6. 다층-레벨 상호연결 구조를 가지며, 하나 또는 그 이상의 액티브장치(22, 23a, 23b), 그위에 액티브장치를 지지하기 위한 기판(21), 액티브장치를 포함하는 기판을 덮기 위하여 제공된 첫번째 절연층(24), 첫번째 절연층 위에 제공된 첫번째 도체패턴(25), 첫번째 도체팬턴을 아래에 묻기 위하여 첫번째 절연층위에 제공된 평탄화 정상표면을 가지는 평탄층(30), 평탄층의 평탄화 정상표면 위에 제공된 두번째 절연층(32), 첫번째 도체패턴의 바람직한 부분을 노출시키기 위하여 두번째 절연층 위에 제공된 접촉홀(33) 및 접촉홀을 채우고 첫번째 도체패턴의 노출된 부분과 접촉하도록 접촉홀에 대응하는 두번째 절연층 위에 제공된 두번째 도체패턴(34)로 이루어지는 반도체장치에 있어서, 반도체장치가, 격리된 영역이 첫번째 도체패턴 위에 제공되고 접촉홀에 의하여 패턴화되도록 접촉홀에 대응하는 첫번째 절연층과 두번째 절연층 사이에 격리된 영역(27)을 더 포함하고, 상기 격리된 영역이 평탄층의 평탄화 정상 표면과사실상 동일한 레벨에서 정상표면을 가지는 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 격리된 영역(27)에 액티브장치(23a, 23b)사이의 첫번째 절연층(24)의 함몰부위에 제공되는 것을 특징으로 하는 반도체장치.
  8. 다층-레벨 상호연결 구조를 가지며, 기판(21)의 표면위에 형성된 하나 또는 그 이상의 액티브장치(22, 23a, 23b)로 이루어지는 반도체장치를 제조하기 위한 방법에 있어서, 기판위에 첫번째 절연층(24)를 제공하고, 첫번째 절연층위에 패턴화된 첫번째층 상호연결 도체(25)를 제공하고, 격리된 영역이 접촉홀이 제공되어야 하는 대응하는 첫번째 절연층 위로 사실상 돌출되도록 패턴화된 첫번째 상호연결 도체위에 격리된 영역(27)을 제공하고, 격리된 영역이 평탄층위로 노출되는 두께로, 스핀-코팅에 의하여 액체상태 스핀-온-글래스의 형태로 첫번째 절연층위에 평탄층(30)을 제공하고, 평탄층(30)을 경화처리하며, 격리된 영역을 포함하는 평탄층위에 두번째 절연층(31)을 제공하고, 첫번째층 상호연결 도체가 접촉홀에 의하여 노출되도록, 두번째 절연층과 격리된 영역을 통하여 접촉홀(33)을 제동하고 패턴화된 두번째층 상호연결 도체가 접촉홀을 채우도록 접촉홀을 포함하는 두번째 절연층 위에 패턴화된 두번째층 상호연결 도체(34)를 제공하는 단계로 이루어지는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 격리된 영역(27)이 화학 증기 증착 공정에 의하여 증착된 실리콘 산화를 포함하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서, 상기 격리된 영역(27)이 액티브장치(23a, 23b)사이에 첫번째 절연층(24)의 함몰된 부분위에 제공되는것을 특징으로 하는 방법.
  11. 다층-레벨 상호연결 구조를 가지며, 기판(21)의 표면위에 형성된 액티브장치(23a, 23b)로 이루어지는 반도체장치를 제조하기 위한 방법에 있어서, 기판위의 액티브장치를 덮기 위하여 기판위에 첫번째 절연층(24)를 제공하고, 격리된 영역이 접촉홀(33)이 제공되어야 하는 대응하는 첫번째 절연층과 적어도 동일한 레벨로 돌출되도록 첫번째 절연층의 함몰부에 대응하는 첫번째 절연층위에 격리된 영역(37)을 제공하고, 첫번째층 상호연결 도체가 적어도 격리된 영역위로 확장하도록 두번째 절연층위에 패턴화된 첫번째층 상호연결 도체(25)를 제공하고, 평탄층이 격리된 영역위의 두번째 절연층의 영역으로부터 제거되는 두께로, 스핀-코팅에 의하여 액체상태 스핀-온-글래스의 형태로 두번째 절연층위에 평탄층(30)을 제공하고, 평탄층(30)을 경화처리하며, 평탄층위에 세번째 절연층(31)을 제공하고, 첫번째층 상호연결 도체가 접촉홀에 의하여 노출되도록 세번째 절연층을 통하여 접촉홀(33)을 제공하며, 패턴화된 두번째층 상호연결 도체가 접촉홀을 채우도록 접촉홀을 포함하는 두번째 절연층위에 패턴화된 두번째층 상호연결 도체(34)를 제공하는 단계로 이루어지는 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 상기 방법이 첫번째 절연층(24)위와 두번째 절연층(38) 아래의 레벨에서 폴리실리콘 상호연결(36)을 제공하는 단계를 더 포함하고, 상기 격리된 영역이 폴리실리콘을 포함하며, 상기 격리된 영역이 폴리실리콘 상호연결을 제공하는 단계와 동시에 제공되는 것을 특징으로 하는 방법.
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