KR19980038883A - 반도체 소자의 금속 배선 형성방법 - Google Patents

Abstract

본 발명은 SOG막을 2번 이상으로 나누어 형성함으로써 SOG막의 노출을 최소화하여 SOG막의 언더컷을 방지하여 우수한 스텝 커버리지를 얻을 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것으로, 상부에 제 1 금속 배선층 패턴이 형성된 반도체 기판을 제공하는 단계; 제 1 금속 배선층 패턴 및 기판 상에 제 1 층간 절연막, 제 1 SOG막, 제 2 층간절연막, 제 2 SOG막 및 제 3 층간절연막의 절연막들을 순차적으로 형성하는 단계; 제 1 금속 배선층 패턴 상의 절연막들을 식각하여 제 1 금속 배선층을 소정 부분 노출시켜 비아홀을 형성하는 단계; 및, 비아홀을 통하여 제 1 금속 배선층과 상호 연결되는 제 2 금속배선층 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 금속 배선 형성방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 금속 배선 형성방법에 관한 것이다.

최근 반도체 소자의 제조 기술이 향상되면서 고집적화와 고속화가 급속히 진행되고 있으며, 이에 따라 배선 설계가 자유롭고 배선 저항 및 전류 용량 등의 설정을 여유롭게 할 수 있는 다층 배선 기술에 관한 연구가 활발히 진행되고 있다.

일반적인 다층 금속 배선 공정 중 상부의 금속 배선층과 극심한 단차를 감소시킴과 더불어 평탄화를 이루기 위하여 SOG(Spin-On-Glass)을 사용한다. 이러한 SOG는 산소, 수소 및 탄소의 결합으로 이루어진 유기 화합물 유동성이 크고, 실록산 또는 실리케이트와 알콜 용제로 구성된 액상 물질로서 절연층의 보이드를 제거할 수 있는 장점이 있다. 뿐만 아니라, 공정이 간단하고 가격이 저렴하기 때문에 평탄화막으로서 많이 이용되고 있다.

상기한 SOG막을 평탄화막으로 이용한 종래의 반도체 소자의 다층 금속 배선형성방법을 도 1을 참조하여 설명한다.

도 1에 도시된 바와 같이, 절연막(2) 상부에 제 1 금속 배선층(3) 패턴이 형성된 반도체 기판(1) 상에 제 1 층간절연막(4), SOGG막(5), 제 2 층간절연막(6)을 순차적으로 형성한다. 포토리소그라피 및 식각 공정으로 제 1 금속 배선층(3)을 소정 부분 노출시켜 비아홀(도시되지 않음)을 형성한다. 이때, 상기 식각 공정은 건식 및 습식 식각으로 진행하게 되는데, 상기 건식 식각시 비아홀 내에는 소정의 폴리머가 발생하게 된다. 따라서, 상기 폴리머를 CF₄+O₂의 플라즈마 및 금속 배선용 감광막 제거액을 이용하여 식각한다. 이어서, 상기 비아홀 내부 및 양 측벽과 제 2층간절연막(6) 상에 장벽 금속막(7)을 헝성하고, 결과물 상부에 금속을 증착하고 포트리소그라피 및 식각 공정으로 상기 증착된 금속과 장벽 금속막(7)을 패터닝하여 제 2 금속 배선층(8)을 형성한다.

그러나, 상기한 반도체 소자의 다층 금속 배선 헝성방법에서는 상기 폴리머를 제거하기 위한 식각 공정시, CF₄+O₂의 플라즈마 또는 금속 배선용 감광막 제거액이 SOG막을 손상시켜 결국 노출된 SOG막이 일부 식각됨으로서, 비아홀 측벽의 SOG막의 언더 컷이 발생한다. 이에 따라, 비아홀의 스텝 커버리지가 상대적으로 불량하여 결국 비아홀 내에 금속층이 완전히 채워지지 못하여 비아홀 내에 소정의 동공(8)이 발생하고, 이로 인하여 금속층 간에 접속이 불량해짐으로써 소자의 신뢰성을 저하시키는 문제가 발생한다.

또한, 금속 배선층의 크기가 큰 경우, 잔류하는 SOG막이 좁은 금속 배선층에비해 많기 때문에 상기 SOG막의 언더 컷 현상은 더욱 극심하게 된다.

이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, SOG막을 2번이상으로 나누어 형성함으로써 SOG막의 노출을 최소화하여 SOG막의 언더컷을 방지하여 우수한 스텝 커버리지를 얻을 수 있는 반도체 소자의 금속 배선 형성방법을 제공함에 그 목적이 있다.

도 1은 종래의 반도체 소자의 다층 금속 배선 구조를 나타낸 단면도.

도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위하여 순차적으로 나타낸 공정 단면도.

도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 구조를 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체 기판 11 : 절연막

12 : 제 1 금속 배선층 13,16,18 : 층간 절연막

14 : 질산화막 15,17 : SOG막

19 : 장벽 금속막 20 : 제 2 금속 배선층

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 상부에 제 1 금속 배선층 패턴이 형성된 반도체 기판을 제공하는 단계; 상기제 1 금속 배선층 패턴 및 상기 기판 상에 제 1 층간절연막, 제 1 SOG막, 제 2 층간절연막, 제 2 SOG막 및 제 3 층간절연막의 절연막들을 순차적으로 형성하는 단계; 상기 제 1 금속 배선층 패턴 상의 상기 절연막들을 식각하여 상기 제 1 금속배선층을 소정 부분 노출시켜 비아홀을 형성하는 단계; 및, 상기 비아홀을 통하여 상기 제 1 금속 배선층과 상호 연결되는 제 2 금속배선층 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 구성으로 된 본 발명에 의하면, SOG막을 한 번에 형성하지 않고, 2차례로 나누어서 형성함에 따라, 노출되는 SOG막을 최소화하여 SOG막의 언더 컷을 최소화할 수 있다.

[실시예]

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선형성방법을 설명하기 위하여 순차적으로 나타낸 공정 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 절연막(11) 상부에 알루미늄 합금막으로 구성된 제 1 금속 배선층(12) 패턴이 형성된 반도체 기판(10) 상에 제 1 층간절연막(13)을 약 1,000 내지 2,000Å의 두께로 형성한다. 이어서, 제 1 층간절연막(13)상에 약 1,000 내지 2,500Å의 두께로 제 1 S0G막(15)을 도포하고, 400 내지 450℃의 온도로 N₂분위기에서 약 1시간 동안 제 1 큐어링을 실시하고, 제 1 SOG막(15)상에 약 1,000 내지 2,000Å의 두께로 제 2 층간절연막(16)을 형성한다.

도 2b에 도시된 바와 같이, 제 2 층간절연막(16) 상에 약 1,000 내지 2,500Å의 두께로 제 2 SOG막(17)을 형성하고, 400 내기 450℃의 온도로 N₂분위기에서 약 1시간 동안 제 2 큐어링을 실시하고 나서, 제 2 SOG막(17) 상에 약 5,000 내지 7,000Å의 두께로 제 3 층간절연막(18)을 형성한다

도 2c에 도시된 바와 같이, 포토리소그라괴 기술로 제 1 금속 배선층(12) 상의 제 3 층간절연막(18)을 소정 부분 노출시키는 감광막 패턴(도시되지 않음)을 형성한다. 상기 감광막 패턴을 이용하여 하부의 절연막들을 제 1 금속 배선층(12)이 노출되도록 식각함으로써, 제 1 금속 배선층(12)과 전기적인 상호 연결을 위한 비아홀(도시되지 않음)을 형성한다. 이때, 상기 비아홀은 상기 식각 공정은 습식 및건식 식각 공정으로 진행하게 되는데, 상기 건식 식각은 CF₄/CHF₃/Ar/He 개스의 조합에 의해 실시하고, 상기 건식 식각에 의해 발생되는 폴리머(도시되지 않음)를 O₂/,N₂H₂플라즈마 및 금속 배선용 감광막 제거액으로 식각한다. 이때, 상기 감광막제거액이 제 1 및 제 2 SOG막(15,17)에 약간의 손상을 일으키지만, 제 1 및 제 2 SOG막(15,17)으로 SOG막을 2차례로 나누어서 형성하였기 때문에 노출된 SOG막이 미세하여 SOG막의 언더 컷 현상이 미약하게 발생한다. 한편, 도시되지는 않았지만, 제 1 금속 배선층(12)의 크기가 큰 경우에는 큐어링 후 SOG막이 다른 좁은 금속 배선층에서 보다 두껍게 형성되기 때문에, 비아홀의 크기를 좁은 금속 배선층에서 보다 바람직하게는 1/3 정도 더 크게 형성하도록 한다.

이어서, 상기 비아홀 내부 및 측벽과 제 3 층간절연막(18) 상에 장벽 금속막(19)을 형성한다. 이때, 장벽 금속막(19)이 상기 미약하게 언더컷 된 SOG막(15,17)을 따라서 형성됨에 따라, 언더 컷된 부분이 장벽 금속막(19)으로 채워지게 된다. 그리고 나서, 결과물 상부에 알루미늄 합금막을 증착하고, 포트리소그라피 및 식각 공정으로 상기 알루미늄 합금막과 장벽 금속막(19)을 패터닝하여 상기 비아홀을 통하여 제 1 금속 배선층(12)과 전기적으로 상호 연결되는 제 2 금속 배선층(20)을 형성한다.

한편, 제 1 SOG막(15)의 큐어링 시 얇은 제 1 층간 절연막(13)을 통하여 하부의 제 1 금속 배선층(12)으로 소정의 수분이 침투하는 경우가 발생하기도 한다. 따라서, 도 3에 도시된 바와 같이 제 1 층간 절연막(13)과 제 1 SOG막(15) 사이에 질산화막(14)을 약 200 내지 400Å의 두께로 형성한다.

상기 실시예에 의하면, SOG막을 한 번에 형성하지 않고, 2차례로 나누어서 형성함에 따라, 노출되는 SOG막을 최소화하여 비아홀 형성에 따른 건식 식각에 의해 발생되는 폴리머의 식각 시 SOG막의 언더 컷을 최소화할 수 있고, 언더 컷 된 부분을 장벽 금속막(19)으로 채움으로써, 우수한 스텝 커버리지를 얻을 수 있다. 따라서, 배선의 접속 특성이 향상됨으로써 소자의 신뢰성을 향상시킬 수 있다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

이상 설명한 바와 같이 본 발명에 의하면, 우수한 스텝 커버리지를 얻을 수 있는 반도체 소자의 금속 배선 형성방법을 실현할 수 있게 된다.

Claims (7)

1. 상부에 체 1 금속 배선층 패턴이 형성된 반도체 기판을 제공하는 단계; 상기 제 l 금속 배선층 패턴 및 상기 기판 상에 제 1 층간절연막, 제 1 SOG막, 제 2 층간절연막, 제 2 SOG막 및 제 3 층간절연막의 절연막들을 순차적으로 형성하는 단계; 상기 제 1 금속 배선층 패턴 상의 상기 절연막들을 식각하여 상기 제 1 금속배선층을 소정 부분 노출시켜 비아홀을 형성하는 단계; 및, 상기 비아홀을 통하여 상기 제 1 금속 배선층과 상호 연결되는 제 2 금속배선층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
2. 제 1 항에 있어서, 상기 제 1 SOG막 및 제 2 SOG막은 SOG막의 도포 후 쿠어링 공정을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
3. 제 2 항에 있어서, 상기 제 1 및 제 2 SOG막은 각각 1,000 내지 2,5000Å의 두께로 도포하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
4. 제 3 항에 있어서, 상기 큐어링 공정은 400 내지 450℃의 온도로 N₂분위기에서 1시간 동안 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
5. 제 1 항에 있어서, 상기 제 2 금속 배선층은 장벽 금속막 및 배선용 금속층이 순차적으로 적층된 구조인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
6. 제 1 항에 있어서, 상기 비아홀은 상기 제 1 금속 배선층의 크기에 따라 조절하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
7. 제 1 항에 있어서, 상기 제 1 층간 절연막과 상기 제 1 SOG막 사이에 소정 두께의 질산화막을 개재하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.