KR100252533B1 - 반도체 소자의 금속 배선 형성방법 - Google Patents

반도체 소자의 금속 배선 형성방법 Download PDF

Info

Publication number
KR100252533B1
KR100252533B1 KR1019960077707A KR19960077707A KR100252533B1 KR 100252533 B1 KR100252533 B1 KR 100252533B1 KR 1019960077707 A KR1019960077707 A KR 1019960077707A KR 19960077707 A KR19960077707 A KR 19960077707A KR 100252533 B1 KR100252533 B1 KR 100252533B1
Authority
KR
South Korea
Prior art keywords
film
forming
layer
sog
metal
Prior art date
Application number
KR1019960077707A
Other languages
English (en)
Other versions
KR19980058383A (ko
Inventor
이주일
송동철
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960077707A priority Critical patent/KR100252533B1/ko
Publication of KR19980058383A publication Critical patent/KR19980058383A/ko
Application granted granted Critical
Publication of KR100252533B1 publication Critical patent/KR100252533B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 제1전도층 배선과 제2전도층 배선과의 콘택 내부의 SOG막을 모두 제거하여 제2전도층 배선과 SOG막이 접촉하지 않도록하여 SOG막에 의한 포이즌 비아의 발생을 억제할 수 있는 반도체 소자의 금속 배선 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 금속 배선 형성방법은 제1전도층 배선이 형성된 반도체 기판 상에 제1층간절연막, SOG막을 순차적으로 형성하는 단계; SOG막 상에 소정의 접착막을 형성하는 단계; 접착막 상에 마스크 패턴을 형성하는 단계; 마스크 패턴을 이용하여 제1전도층 배선 상의 SOG막 및 상기 접착막을 식각하여 상기 제1층간절연막을 노출시키는 단계; 마스크 패턴을 제거하는 단계; 기판전면에 제2층간절연막을 형성하는 단계; 제1전도층 배선 상의 제2층간절연막 및 제1층간절연막을 제1전도층 배선이 노출되도록 식각하여 비아홀을 형성하는 단계; 비아홀 표면 및 제2층간절연막 상에 확산방지막을 형성하는 단계; 확산방지막 상에 금속층을 증착하는 단계; 및 금속층 및 확산방지막을 패터닝하여 제1전도층 배선과 콘택하는 제2전도층 배선을 형성하는 단계를 포함한다.

Description

반도체 소자의 금속 배선 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다층 금속 배선에서 비아홀 형성시 SOG막에 의한 포이즌 비아의 발생을 억제할 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
최근 반도체소자의 제조 기술이 향상되면서 고집적화와 고속화가 급속히 진행되고 있으며, 이에따라 배선 설계가 자유롭고 배선 저항 및 전류 용량 등의 설정을 여유롭게 할 수 있는 다층 배선 기술에 관한 연구가 활발히 진행되고 있다.
일반적인 다층 금속 배선 공정 중 상부의 금속 배선층과 극심한 단차를 감소시킴과 더불어 평탄화를 이루기 위하여 SOG(Spin-On-Glass)을 사용한다. 이러한 SOG는 산소, 수소 및 탄소의 결합으로 이루어진 유기 화합물로서 유동성이 크고, 실록산 또는 실리케이트와 알콜 용제로 구성된 액상 물질로서 절연층의 보이드를 제거할 수 있는 장점이 있다. 뿐만 아니라, 공정이 간단하고 가격이 저렴하기 때문에 평탄화막으로서 많이 이용되고 있다.
상기한 SOG막을 평탄화막으로 이용한 종래의 반도체 소자의 다층 금속 배선형성방법을 도1을 참조하여 설명한다.
도1은 종래의 반도체 소자의 다층 금속 배선 구조를 나타낸 단면도로서, 도시된 바와 같이, 반도체 기판(1) 상에 제1금속층(2)을 증착하고 그 상부에 난반사를 방지하기 위한 제1ARC TiN막(3)을 증착한 다음, 제1ARC TiN막(3) 및 제 1금속층(2)을 패터닝하여 제1금속배선층을 형성한다. 그리고, 기판 전면에 제1층간절연막(4), SOG막(5) 및 제2층간절연막(6)을 순차적으로 형성하고, 제2층간절연막(6), SOG막(5) 및 제1층간절연막(4)을 식각하여 제1ARC TiN막(3)을 노출시켜 비아홀을 형성한다. 이어서, 상기 비아홀 저부 및 양 측벽과 제2층간절연막(6)상에 확산 방지막으로서 Ti/TiN막(7)을 형성하고, Ti/TiN막(7) 상에 제2금속층(8) 및 제2ARC TiN막(9)을 순차적으로 증착하고 패터닝하여 제2금속배선층을 형성한다.
그러나, 상기한 SOG막을 평탄화막으로 이용하는 금속 배선 형성방법에 있어서는 SOG막(5)의 강한 수분 흡수성과 열악한 막질 특성으로 인하여, 도 1의 (A)에 도시된 바와 같이, 제1금속배선층과 제2금속배선층이 콘택하는 콘택 내부에서 SOG막(5)과 제2금속배선층이 접촉하면 소정의 포이즌 비아(poisoned via)가 발생함으로써 소자의 신뢰성을 저하시킨다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 제1금속배선층과 제2금속배선층과의 콘택 내부의 SOG막을 모두 제거하여 제2금속배선층과 SOG막이 접촉하지 않도록하여 SOG막에 의한 포이즌 비아의 발생을 억제할 수 있는 반도체 소자의 금속 배선 형성방법을 제공함에 그 목적이 있다.
도1은 종래의 반도체 소자의 금속 배선 구조를 나타낸 단면도.
도2a 내지 도2c는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 순차적인 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 제1금속층
13 : 제1ARC TiN막 14 : 제1층간절연막
15 : SOG막 16 : 산화막
17 : 마스크 패턴 18 : 제2층간절연막
19 : Ti/TiN막 20 : 제2금속층
21 : 제2ARC TiN막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 제1전도층 배선이 형성된 반도체 기판 상에 제1층간절연막, SOG막을 순차적으로 형성하는 단계; SOG막 상에 소정의 접착막을 형성하는 단계; 접착막 상에 마스크 패턴을 형성하는 단계; 마스크 패턴을 이용하여 제1전도층 배선 상의 SOG막 및 상기 접착막을 식각하여 상기 제1층간절연막을 노출시키는 단계; 마스크 패턴을 제거하는 단계; 기판 전면에 제2층간절연막을 형성하는 단계; 제1전도층배선 상의 제2층간절연막 및 제1층간절연막을 제1전도층 배선이 노출되도록 식각하여 비아홀을 형성하는 단계; 비아홀 표면 및 제2층간절연막 상에 확산방지막을 형성하는 단계; 확산방지막상에 금속층을 증착하는 단계; 및 금속층 및 확산방지막을 패터닝하여 제 1전도층 배선과 콘택하는 제2전도층 배선을 형성하는 단계를 포함한다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도2a 내지 도2c는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위하여 순차적으로 나타낸 공정 단면도이다.
먼저, 도2a에 도시된 바와 같이, 반도체 기판(11) 상에 제1금속층(12)을 증착하고 그 상부에 난반사를 방지하기 위한 제1ARC TiN막(13)을 증착한 다음, 제1ARC TiN막(13) 및 제1금속층(12)을 패터닝하여 제1금속배선층을 형성한다. 그리고, 기판 전면에 제1층간절연막(14)을 형성하고 그 상부에 SOG막(15)을 도포하여 상부를 평탄화시킨 후 소정의 열공정을 실시하여 SOG막(15)을 치밀화시킨다.
이어서, SOG막(15) 상에 이후 마스크 패턴과의 접착력을 향상시키기 위한 소정의 접착막으로서 산화막(16)을 얇게 형성하고, 산화막(16) 상부에 포토리소그라피로 마스크 패턴(17)을 상기 제1금속배선층 패턴이 상의 산화막(16)이 노출되도록 형성한다. 즉, 산화막(16) 상부에 네가티브 포토레지스트막을 도포하고 노광 및 현상함으로써 마스크 패턴(17)을 형성한다.
도2b에 도시된 바와 같이, 마스크 패턴(17)을 이용하여 상기 제1금속배선층 패턴 상의 산화막(16) 및 SOG막(15)을 제1층간절연막(14)이 노출되도록 식각함으로써 제1금속층(12) 상의 SOG막(15)을 제거한다. 그리고, 공지된 방법으로 마스크 패턴(17)을 제거하고, 기판 전면에 제2층간절연막(18)을 두껍게 형성한다.
도2c에 도시된 바와 같이, 상기 제1금속배선층 상의 제2층간절연막(18) 및 제1층간절연막(14)을 식각하여 제1ARC TiN막(13)의 소정 부분을 노출시켜 비아홀을 형성한다. 이어서, 상기 비아홀 저부 및 양 측벽과 제2층간절연막(18) 상에 확산 방지막으로서 Ti/TiN막(19)을 형성하고, Ti/TiN막(19) 상에 제2금속층(20) 및 제2ARC TiN막(21)을 순차적으로 증착하고 패터닝하여 제2금속배선층을 형성한다.
상기 실시예에 의하면, 제1금속배선층과 제2금속배선층과의 콘택 내부의 SOG막을 모두 제거하여 제2금속배선층과 SOG막이 접촉하지 않도록 함으로써, SOG막에 의한 포이즌 비아의 발생을 억제할 수 있다. 이에 따라, 소자의 신뢰성 및 수율을 향상시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (3)

  1. (정정) 제1전도층 배선이 형성된 반도체 기판 상에 제1층간절연막, SOG막을 순차적으로 형성하는 단계; 상기 SOG막 상에 소정의 접착막을 형성하는 단계; 상기 접착막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 제1전도층 배선 상의 상기 SOG막 및 상기 접착막을 식각하여 상기 제1층간절연막을 노출시키는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 기판 전면에 제2층간절연막을 형성하는 단계; 상기 제1전도층 배선 상의 상기 제2층간절연막 및 제1층간절연막을 상기 제1전도층 배선이 노출되도록 식각하여 비아홀을 형성하는 단계; 상기 비아홀 표면 및 상기 제2층간절연막 상에 확산방지막을 형성하는 단계; 상기 확산방지막 상에 금속층을 증착하는 단계;및 상기 금속층 및 확산방지막을 패터닝하여 제1전도층 배선과 콘택하는 제 2전도층 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. (정정) 제1항에 있어서, 상기 접착막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  3. (정정) 제1항에 있어서, 상기 마스크 패턴은 네가티브 포토레지스트막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
KR1019960077707A 1996-12-30 1996-12-30 반도체 소자의 금속 배선 형성방법 KR100252533B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960077707A KR100252533B1 (ko) 1996-12-30 1996-12-30 반도체 소자의 금속 배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960077707A KR100252533B1 (ko) 1996-12-30 1996-12-30 반도체 소자의 금속 배선 형성방법

Publications (2)

Publication Number Publication Date
KR19980058383A KR19980058383A (ko) 1998-10-07
KR100252533B1 true KR100252533B1 (ko) 2000-05-01

Family

ID=19492653

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960077707A KR100252533B1 (ko) 1996-12-30 1996-12-30 반도체 소자의 금속 배선 형성방법

Country Status (1)

Country Link
KR (1) KR100252533B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414565B1 (ko) * 2001-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 비아홀 형성 방법
KR100720531B1 (ko) * 2005-12-29 2007-05-22 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 및 그의 형성방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002558A (ko) * 1994-06-20 1996-01-26 김주용 반도체소자의 비아 홀 형성방법
JPH08203876A (ja) * 1995-01-27 1996-08-09 Oki Electric Ind Co Ltd パターン形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002558A (ko) * 1994-06-20 1996-01-26 김주용 반도체소자의 비아 홀 형성방법
JPH08203876A (ja) * 1995-01-27 1996-08-09 Oki Electric Ind Co Ltd パターン形成方法

Also Published As

Publication number Publication date
KR19980058383A (ko) 1998-10-07

Similar Documents

Publication Publication Date Title
KR100219562B1 (ko) 반도체장치의 다층 배선 형성방법
KR100252533B1 (ko) 반도체 소자의 금속 배선 형성방법
JP4082812B2 (ja) 半導体装置の製造方法および多層配線構造の形成方法
JP4068190B2 (ja) 半導体装置の多層配線形成方法
KR100197538B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100290466B1 (ko) 반도체소자의 제조방법
KR20030038521A (ko) 반도체 장치의 제조 방법
KR100257762B1 (ko) 반도체 장치의 금속 배선 형성 방법
KR100358570B1 (ko) 반도체 소자의 금속배선 형성방법
KR100228428B1 (ko) 반도체 소자의 금속배선 구조 및 그의 형성방법
KR19980038883A (ko) 반도체 소자의 금속 배선 형성방법
KR0127689B1 (ko) 다층 금속배선 형성방법
KR100275127B1 (ko) 반도체 소자의 다층 금속 배선 평탄화방법
KR100262009B1 (ko) 반도체장치의 제조 방법
KR20000004360A (ko) 반도체 소자의 제조방법
KR100372770B1 (ko) 반도체소자의 자기정렬적인 콘택방법
KR20030080311A (ko) 반도체 소자의 스크래치 결함 방지 방법
KR100250757B1 (ko) 반도체 소자의 금속층간 절연막 형성 방법
KR100524917B1 (ko) 반도체 소자의 금속 배선간 절연막 및 그 형성방법
KR100415988B1 (ko) 반도체 장치의 비아홀 형성 방법
KR20000043099A (ko) 반도체 소자의 도전층 배선 형성 방법
KR20020008614A (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선층형성 방법
KR20010047660A (ko) 커패시터 제조방법
KR20050046061A (ko) 반도체 소자의 금속 배선 형성 방법
JPH11274121A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051223

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee