JP4068190B2 - 半導体装置の多層配線形成方法 - Google Patents
半導体装置の多層配線形成方法 Download PDFInfo
- Publication number
- JP4068190B2 JP4068190B2 JP24280397A JP24280397A JP4068190B2 JP 4068190 B2 JP4068190 B2 JP 4068190B2 JP 24280397 A JP24280397 A JP 24280397A JP 24280397 A JP24280397 A JP 24280397A JP 4068190 B2 JP4068190 B2 JP 4068190B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- pattern
- forming
- film pattern
- lower conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にＳＯＧ (spin on glass)を平坦化層として用いる半導体装置の多層配線形成方法に関する。
【０００２】
【従来の技術】
半導体装置の速度、収率及び信頼性に大きな影響を与える半導体装置の配線は、半導体装置の高集積化及びその内部回路が複雑になることによって多層の構造を有する。このような多層配線の形成方法はフォトリソグラフィ工程における解像度及び焦点深度(depth of focus)を向上させるために必然的に平坦化工程を伴う。特に、ＳＯＧを利用した平坦化工程は他の平坦化工程に比べてコストが低く、工程が簡単であり、且つ有毒な気体を用いなくても良く、形成されたＳＯＧ膜が小さな欠陥密度を有する長所があるため、最近半導体装置の製造工程に広く適用されている。
【０００３】
一般に、ＳＯＧを使用する平坦化工程は液状のＳＯＧを半導体基板上に塗布した後、溶媒及び水分を除去するために１５０乃至４００℃の温度範囲でべークする工程を含む。この工程でＳＯＧの凝縮現象が生じてＳＯＧ膜に引張り応力が作用し、よってＳＯＧ膜に微細亀裂が生じてしまう。特に、ＳＯＧ膜の厚さが約３０００Å以上の場合にこのような現象が著しく現れる。ＳＯＧ膜は主に、半導体ウェーハのエッジ部位に隣接して半導体装置（チップ）が形成される領域に厚く形成される。半導体ウェーハのエッジ部位はフォトリソグラフィ工程で露光されないため薄膜が続けて積層され、よって半導体ウェーハのエッジ部位とこれに隣接して半導体装置が形成される領域との境界には２．０μｍ以上の非常に大きい段差が形成される。従って、この部分に形成されたＳＯＧ膜は２．０μｍ以上の厚さを有することによって亀裂がよく生ずる。
【０００４】
このような微細亀裂の発生を減すためにＳＯＧにメチル基（CH3 −) またはフェニル基(C6H5 −) などの有機基を含有した化合物の添加されたＳＯＧが多く使われる。前記の有機基を含有した化合物の添加されたＳＯＧを有機ＳＯＧといい、有機基の含まれていないＳＯＧを前記有機ＳＯＧと区別するために無機ＳＯＧという。有機ＳＯＧは無機ＳＯＧに比べ揮発性が大きく保管し難い短所があるが、最近ではこのような問題点が克服されたため無機ＳＯＧを使用する平坦化技術に比べ単純なる工程でより広い範囲に亘って平坦化が可能な有機ＳＯＧを使用する平坦化技術が半導体装置の多層配線形成方法に広く適用されつつある。
【０００５】
図１乃至図３は従来の半導体装置の多層配線形成方法を説明するための断面図である。 図１は、第１絶縁膜２０、導電膜パターン３０、第２絶縁膜４０、下部導電膜パターン５０ａ、５０ｂ、５０ｃ、第３絶縁膜６０及びＳＯＧ層７０を形成する段階を示す。
まず、第１絶縁膜２０の形成された半導体基板１０上に導電膜パターン３０を形成する。次に、前記導電膜パターン３０の形成された結果物の全面に均一の厚さの第２絶縁膜４０を形成する。この際、前記導電膜パターン３０の厚さにより前記第２絶縁膜パターン４０の表面に段差が生じる。従って、前記第２絶縁膜４０の形成された結果物は前記半導体基板１０の表面から前記第２絶縁膜４０の表面までの高さが相対的に高い第１領域Ｈと相対的に低い第２領域Ｌとに分けられ。前述したように、前記第２絶縁膜４０において段差の形成される代表的な部分として半導体ウェーハのエッジ部位とこれに隣接して半導体装置が形成される領域との境界が挙げられる。
【０００６】
次いで、前記第２絶縁膜４０上に下部導電膜パターン５０ａ、５０ｂ、５０ｃを形成するものの、前記第１領域Ｈには第１下部導電膜パターン５０ａを、前記第２領域Ｌには第２下部導電膜パターン５０ｂ及び第３下部導電膜パターン５０ｃを形成する。この際、前記第２下部導電膜パターン５０ｂは前記第１下部導電膜パターン５０ａと前記第３下部導電膜パターン５０ｃとの間に位置する。
【０００７】
次いで、前記下部導電膜パターン５０ａ、５０ｂ、５０ｃの形成された結果物の全面に均一の厚さの第３絶縁膜６０を形成する。次いで、前記第３絶縁膜６０上にスピンオン(spin on) 方法で無機ＳＯＧまたは有機ＳＯＧを塗布してＳＯＧ層７０を形成する。この際、ＳＯＧは非常に良好な流動性を有するので前記第２領域Ｌに流れ込んで前記第１領域Ｈより前記第２領域Ｌに相対的にさらに厚く前記ＳＯＧ層７０が形成される。従って、前記ＳＯＧ層７０は比較的平坦な表面を有し、前記第１領域Ｈと隣接する前記第２領域Ｌに前記ＳＯＧ層７０が最も厚く形成される。前記第１領域Ｈと隣接する前記第２領域Ｌを参照符号”Ａ”で示し、以下、”Ａ領域”と称する。
【０００８】
次に、前記ＳＯＧ層７０内に含まれている溶媒及び水分を取り除くために１５０乃至４００℃の温度範囲でべーク工程を行う。この際、前記Ａ領域の前記ＳＯＧ層７０に微細亀裂が生じやすい。勿論、無機ＳＯＧを用いる場合より有機ＳＯＧを用いて前記ＳＯＧ層７０を形成する場合にこのような微細亀裂は少なく発生するが、前記Ａ領域の前記ＳＯＧ層７０の厚さが縮まらない限り凝縮現象による微細亀裂の発生は効果的に減せない。
【０００９】
図２は平坦化層７０ａ、第４絶縁膜８０及び感光膜パターン９０ａを形成する段階である。
まず、前記第３下部導電膜パターン５０ｃ上の前記第３絶縁膜６０が露出し始まるまで前記ＳＯＧ層７０の全面を所定厚さほど均一にエッチバックして平坦化層７０ａを形成する。ここで、エッチバック工程を行う理由は、前記ＳＯＧ層７０の表面をさらに平坦化し、後続工程で形成されるブァイアホールのアスペクト比を減少させるためである。
【００１０】
この際、前記第３下部導電膜パターン５０ｃの上部より前記第１下部導電膜パターン５０ａの上部に前記ＳＯＧ層７０がより薄く形成されているため前記第１下部導電膜パターン５０ａ上の前記第３絶縁膜６０も当然露出される。しかし、前記第２下部導電膜パターン５０ｂの上部には前記第３下部導電膜パターン５０ｃの上部に比べ前記ＳＯＧ膜７０が相対的に厚く形成されているため、前記第２下部導電膜パターン５０Ｂ上の前記第３絶縁膜６０は露出されない。前記Ａ領域には依然として前記平坦化層７０ａが最も厚く形成されているので、図１で説明したべーク工程の場合と同様に後続く熱処理工程によって前記Ａ領域の前記平坦化層７０ａに微細亀裂が発生しやすい。次いで、前記平坦化層７０ａの形成された結果物の全面に第４絶縁膜８０を形成し、前記第４絶縁膜８０上に前記第２下部導電膜パターン５０ｂ及び前記第３下部導電膜パターン５０ｃ上部の前記第４絶縁膜８０を露出させる感光膜パターン９０ａを形成する。
【００１１】
図３は第４絶縁膜パターン８０ａ、平坦化層パターン７０ｂ、第３絶縁膜パターン６０ａ及び上部導電膜パターン１００ａ、１００ｂを形成する段階を示す。まず、前記感光膜パターン９０ａを食刻マスクとして前記第４絶縁膜８０、前記平坦化層７０ａ及び前記第３絶縁膜６０を順次に食刻することで前記第２下部導電膜パターン５０ｂ及び前記第３下部導電膜パターン５０ｃを各々露出させるブァイアホールを有する第４絶縁膜パターン８０ａ、平坦化層パターン７０ｂ及び第３絶縁膜パターン６０ａを形成する。
【００１２】
この際、前記第２下部導電膜パターン５０ｂ及び前記第３下部導電膜パターン５０ｃを同時に露出させるためには前記第２下部導電膜パターン５０ｂの上部をより多く食刻すべきである。従って、前記第３下部導電膜パターン５０ｃを露出させるための前記食刻工程時、露出されるべき前記第２下部導電膜パターン５０ｂが露出されない恐れもある。さらに、前記第２下部導電膜パターン５０ｂを露出させるための前記食刻工程時、前記第３下部導電膜パターン５０ｃの上部が過度に食刻されることもある。前記第３下部導電膜パターン５０ｃの上部が過度食刻される場合には前記第３下部導電膜パターン５０ｃを露出させるブァイアホールの幅が広がって前記第３下部導電膜パターン５０ｃを露出させるブァイアホールが隣接した他のブァイアホール（図示せず）と相互連結してしまったり、露出されてはならない他の導電層が露出されてしまう問題が生ずる。
【００１３】
また、前記Ａ領域の前記平坦化層７０ａに微細亀裂が発生するのを減らすために図１で説明したように、有機ＳＯＧより前記ＳＯＧ層７０を形成する場合には前記第２下部導電膜パターン５０ｂを露出させるブァイアホールの形成過程で高分子物が発生し、この高分子物が前記第２下部導電膜パターン５０ｂ上に局部的に積もって接触抵抗が増加する問題が生じる。上記のように高分子物が形成される理由は、有機ＳＯＧ内のSi及びO 成分は前記にエッチバック工程で通常、食刻気体として用いられるCF4 またはC2F6などの弗化炭素機体によってSiF4及びCO2 などの状態で気化されて除去されるに対し、前記有機ＳＯＧ内の有機成分は前記弗化炭素機体により取り除かれないからである。次に、前記第４絶縁膜パターン８０上に前記ブァイアホールを通じて前記第２下部導電膜パターン５０ｂ及び前記第３下部導電膜パターン５０ｃと各々接触される第１上部導電膜パターン１００ａ及び第２上部導電膜パターン１００ｂを形成する。
【００１４】
前述の如く、従来の半導体装置の多層配線形成方法によれば、前記Ａ領域の前記平坦化層７０ａに微細亀裂が存在しやすく、前記第２下部導電膜パターン５０ｂが前記第１上部導電膜パターン１００ａとろくに接触されなかったり、前記第３下部導電膜パターン５０ｃを露出させるブァイアホールが余計に大きくなる問題が生ずる。
【００１５】
【発明が解決しようとする課題】
従って、本発明の技術的課題は、段差部位に厚い平坦化層が形成されるのを防止し得る半導体装置の多層配線形成方法を提供することにある。
【００１６】
【課題を解決するための手段】
前記技術的課題を達成するために本発明の一例による半導体装置の多層配線形成方法は、第１絶縁膜の形成された半導体基板上にＹの厚さを有する導電膜パターンを形成する。前記導電膜パターンの形成された結果物の全面に第２絶縁膜を形成する。前記第２絶縁膜上に前記導電膜パターンから少なくとも３×Ｙの距離ほど離隔されながら前記導電膜パターンより小さな厚さを有する下部導電膜パターンを形成する。前記下部導電膜パターンの形成された結果物全面に第３絶縁膜を形成する。前記導電膜パターン及び前記下部導電膜パターン上部の第３絶縁膜を露出させるよう前記第３絶縁膜上にＳＯＧからなる平坦化層を形成する。前記平坦化層上に第４絶縁膜を形成する。前記第４絶縁膜及び前記第３絶縁膜を食刻して前記下部導電膜パターンを露出させるブァイアホールを形成した後、前記ブァイアホールを通じて前記下部導電膜パターンと接触される上部導電膜パターンを形成する。
【００１７】
さらに、本発明の他の例による半導体装置の多層配線形成方法によれば、前記第２絶縁膜上に形成される前記下部導電膜パターンは、前記導電膜パターンを覆いながら前記導電膜パターンから少なくとも３×Ｙの距離まで延長された第１下部導電膜パターンと、前記第１下部導電膜パターンから所定間隔離隔された第２下部導電膜パターンとから形成し得る。
【００１８】
また、本発明のさらに他の例による半導体装置の多層配線形成方法によれば、前記導電膜パターンの幅をＺほど大きく形成し、前記第２絶縁膜上に形成される下部導電膜パターンは、前記導電膜パターンの上部に前記導電膜パターンの端部から少なくとも３×Ｙの距離ほど離隔された第１下部導電膜パターンと、前記導電膜パターンの端部から少なくとも３×Ｙの距離ほど離隔された第２下部導電膜パターンとから形成し得る。
【００１９】
本発明による半導体装置の多層配線形成方法によれば、前記下部導電膜パターン、第１下部導電膜パターン及び前記第２下部導電膜パターンが各々２×Ｙ／３以下の厚さを有する。
また、本発明のさらに他の例による半導体装置の多層配線形成方法は第１絶縁膜の形成された半導体基板上にダミーパターンを形成する。前記ダミーパターンの形成された結果物の全面に第２絶縁膜を形成する。前記ダミーパターンの形成されない部分の前記第２絶縁膜上に前記ダミーパターンより厚いＹの厚さを有する導電膜パターンを形成する。前記導電膜パターンの形成された結果物の全面に第３絶縁膜を形成する。前記導電膜パターン上の前記第３絶縁膜上に前記導電膜パターンより薄い厚さで第１下部導電膜パターンを形成すると同時に、前記ダミーパターンを間において前記導電膜パターンと対向するよう前記第３絶縁膜上に前記第１下部導電膜パターンと同一の厚さの第２下部導電膜パターンを形成する。前記第１及び第２下部導電膜パターンの形成された結果物の全面に第４絶縁膜を形成する。前記第１及び第２下部導電膜パターン上の前記第４絶縁膜を露出させるよう前記第４絶縁膜上にＳＯＧからなる平坦化層を形成する。前記平坦化層上に第５絶縁膜を形成し、前記第５絶縁膜及び前記第４絶縁膜を食刻して前記第２下部導電膜パターンを露出させるブァイアホールを形成した後、前記ブァイアホールを通じて前記第２下部導電膜パターンと接触する上部導電膜パターンを形成する。
【００２０】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施例を詳細に説明する。
（実施例１）
図４乃至図６は本発明の第１実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【００２１】
図４は第１絶縁膜１２０、導電膜パターン１３０、第２絶縁膜１４０及び下部導電膜パターン１５０ａ、１５０ｂを形成する段階を示す。まず、１０００乃至５０００Åの厚さを有する第１絶縁膜１２０の形成された半導体基板１１０上にＹ１の厚さ、例えば５０００乃至１００００Åの厚さを有する導電膜パターン１３０を形成する。次に、前記導電膜パターン１３０の形成された結果物の全面に１０００乃至５０００Åの厚さを有する第２絶縁膜１４０を形成する。この際、前記導電膜パターン１３０の厚さにより前記第２絶縁膜パターン１４０の表面に段差が生ずる。従って、前記第２絶縁膜１４０の形成された結果物は前記半導体基板１１０の表面から前記第２絶縁膜１４０の表面までの高さが相対的に高い第１領域Ｈ１と、相対的に低い第２領域Ｌ１とに分けられる。次いで、前記第２絶縁膜１４０上に２×Ｙ１／３以下の厚さＹ２を有する下部導電膜を形成する。
【００２２】
次いで、前記第２絶縁膜１４０が露出されるよう前記下部導電膜をパタニングして前記導電膜パターン１３０から少なくとも３×Ｙ１の距離Z1ほど離隔された第１下部導電膜パターン１５０ａと、前記第１下部導電膜パターン１５０ａから所定間隔離隔された第２下部導電膜パターン１５０ｂとを形成する。ここで、前記第１下部導電膜パターン１５０ａは前記導電膜パターン１３０と前記第２下部導電膜パターン１５０ｂとの間に位置する。
【００２３】
図５は第３絶縁膜１６０及び平坦化層１７０ａを形成する段階を示す。まず、前記下部導電膜パターン１５０ａ、１５０ｂの形成された結果物の全面に均一の厚さの第３絶縁膜１６０を形成する。次いで、前記第３絶縁膜１６０上にスピンオン方法で無機ＳＯＧまたは有機ＳＯＧを塗布してＳＯＧ層１７０を形成する。次に、前記ＳＯＧ層１７０を１５０乃至４００℃の温度範囲でべークする。
【００２４】
前記ＳＯＧ層１７０は比較的平坦な表面を有し、前記第１領域Ｈ１と隣接する前記第２領域Ｌ１の境界部に前記ＳＯＧ層１７０が最も厚く形成される。しかし、前記導電膜パターン１３０の上部には下部導電膜パターン５０ａ（図１）が形成されていないので前記第３絶縁膜１６０の段差が従来より低くなり、よって前記第１領域Ｈ１に隣接する前記第２領域Ｌ１の境界部に形成された前記ＳＯＧ層１７０の厚さは従来に比し薄くなる。従って、前記ＳＯＧ層１７０をべークする工程で前記ＳＯＧ層１７０に微細亀裂が発生することが防止される。勿論、べーク工程の外に、後続く熱処理工程で微細亀裂が発生するのも防止される。
【００２５】
次いで、前記第２下部導電膜パターン１５０ｂ上の前記第３絶縁膜１６０が露出し始まるまで前記ＳＯＧ層１７０の全面を所定厚さほど均一にエッチバックして平坦化層１７０ａを形成する。この際、前記第２下部導電膜パターン１５０ｂの上部より前記導電膜パターン１３０の上部に前記ＳＯＧ層１７０がさらに薄く形成されているため、前記導電膜パターン１３０上の前記第３絶縁膜１６０も当然露出される。そして、前記第３絶縁膜１６０の段差が従来より減少しただけではなく、前記第１下部導電膜パターン１５０ａが前記導電膜パターン１３０から最小限３×Ｙ１の距離ほど離隔されるよう形成されているため前記第１下部導電膜パターン１５０ａと前記第２下部導電膜パターン１５０ｂの上部に形成された前記ＳＯＧ層１７０の厚さがほぼ同一である。従って、前記第２下部導電膜パターン１５０ｂ上の前記第３絶縁膜１６０が露出される際に前記第１下部導電膜パターン１５０ａ上の前記第３絶縁膜１６０も露出されることによって前記第１下部導電膜パターン１５０ａ上に前記平坦化層１７０ａが存在しなくなる。
【００２６】
図６は第４絶縁膜パターン１８０、第３絶縁膜パターン１６０ａ及び上部導電膜パターン１９０ａ、１９０ｂを形成する段階である。まず、平坦化層１７０ａ上に４０００乃至７０００Åの厚さを有する第４絶縁膜を形成する。次いで、前記下部導電膜パターン１５０ａ、１５０ｂ上部の前記第４絶縁膜１８０及び前記第３絶縁膜１６０を順次に食刻することによって前記下部導電膜パターン１５０ａ、１５０ｂを各々露出させるブァイアホールを有する第４絶縁膜パターン１８０及び第３絶縁膜パターン１６０ａを形成する。この際、前記第１下部導電膜パターン１５０ａの上部には前記平坦化層１７０ａが存在しないので前記ブァイアホールの形成時に従来のような問題点は発生しない。次に、前記第４絶縁膜パターン180上に前記ブァイアホールを通じて前記下部導電膜パターン１５０ａ、１５０ｂと各々接触される上部導電膜パターン１９０ａ、１９０ｂを形成する。
【００２７】
（実施例２）
図７乃至図９は本発明の第２実施例による半導体装置の多層配線形成方法を説明するための断面図である。
本発明の第２実施例は前記第１実施例とは違って前記第２絶縁膜上に形成される下部導電膜パターンは、導電膜パターンを覆いながら前記導電膜パターンから少なくとも３×Ｙ３の距離まで延びた第１下部導電膜パターンと、前記第１下部導電膜パターンから所定間隔離隔された第２下部導電膜パターンとを含む。
【００２８】
図７は第１絶縁膜２２０、導電膜パターン２３０、第２絶縁膜２４０及び下部導電膜パターン２５０ａ、２５０ｂ、２５０ｃを形成する段階である。まず、１０００乃至５０００Åの厚さを有する第１絶縁膜２２０の形成された半導体基板２１０上にＹ３の厚さ、例えば５０００乃至１００００Åの厚さを有する導電膜パターン２３０を形成する。次に、前記導電膜パターン２３０が形成された結果物全面に１０００乃至５０００Åの厚さを有する第２絶縁膜２４０を形成する。この際、前記導電膜パターン２３０の厚さにより前記第２絶縁膜パターン２４０の表面に段差が生ずる。従って、前記第２絶縁膜２４０の形成された結果物は前記半導体基板２１０の表面から前記第２絶縁膜２４０の表面までの高さが相対的に高い第１領域Ｈ２と、相対的に低い第２領域Ｌ２とに区分される。次いで、前記第２絶縁膜２４０上に２×Ｙ３／３以下の厚さＹ４を有する下部導電膜を形成する。
【００２９】
次いで、前記第２絶縁膜２４０が露出されるように、前記下部導電膜をパタニングして前記導電膜パターン２３０を覆いながら前記導電膜パターン２３０から少なくとも３×Ｙ３の距離Ｚ２まで延びた第１下部導電膜パターン２５０ａ、前記第１下部導電膜パターン２５０ａから各々所定間隔離隔された第２下部導電膜パターン２５０ｂ及び第３下部導電膜パターン２５０ｃを形成する。ここで、前記第２下部導電膜パターン２５０ｂは前記第１下部導電膜パターン２５０ａと前記第３下部導電膜パターン２５０ｃとの間に位置する。
【００３０】
図８は第３絶縁膜２６０及び平坦化層２７０ａを形成する段階を示す。まず、前記下部導電膜パターン２５０ａ、２５０ｂ、２５０ｃの形成された結果物の全面に均一の厚さの第３絶縁膜２６０を形成する。次いで、前記第３絶縁膜２６０上にスピンオン方法で無機ＳＯＧまたは有機ＳＯＧを塗布してＳＯＧ層２７０を形成する。次に、前記ＳＯＧ層２７０を１５０乃至４００℃の温度範囲でべークする。
【００３１】
この際、前記第１下部導電膜パターン２５０ａが前記導電膜パターン２３０を覆いながら前記導電膜パターン２３０から少なくとも３×Ｙ３ほど延びるよう形成されているので、前記第１領域Ｈ２とこれに隣接する前記第２領域Ｌ２の前記第３絶縁膜２６０の段差が従来より低くなる。従って、前記第１領域Ｈ２と隣接する前記第２領域Ｌ２に形成された前記ＳＯＧ層２７０の厚さが従来より薄くなって前記ＳＯＧ層２７０をべークする過程で前記ＳＯＧ層２７０に微細亀裂が発生することが防止される。勿論、べーク工程に加えて、後続く熱処理工程における微細亀裂の発生も防止される。
【００３２】
次いで、前記第３下部導電膜パターン２５０ｃ上の前記第３絶縁膜２６０が露出し始まるまで前記ＳＯＧ層２７０の全面を所定厚さほど均一にエッチバックして平坦化層２７０ａを形成する。この際、前記第３下部導電膜パターン２５０ｃの上部より前記導電膜パターン２３０の上部に前記ＳＯＧ層２７０がより薄く形成されるため、前記導電膜パターン２３０上の前記第３絶縁膜２６０も当然露出される。そして、前記第３絶縁膜２６０の段差が従来より小さくなった以外に、前記第２下部導電膜パターン２５０ｂが前記第１下部導電膜パターン２５０ａによって前記導電膜パターン２３０と十分に離隔されているので前記第２下部導電膜パターン２５０ｂと前記第３下部導電膜パターン２５０ｃの上部に形成された前記ＳＯＧ層２７０の厚さがほぼ同一である。従って、前記第３下部導電膜パターン２５０ｃ上の前記第３絶縁膜２６０が露出される時前記第２下部導電膜パターン２５０ｂ上の前記第３絶縁膜２６０も露出されることによって前記第２下部導電膜パターン２５０ｂ上に前記平坦化層２７０ａが存在しなくなる。
【００３３】
図９は第４絶縁膜パターン２８０、第３絶縁膜パターン２６０ａ及び上部導電膜パターン２９０ａ、２９０ｂを形成する段階を示す。まず、平坦化層２７０ａ上に３０００乃至７０００Åの厚さを有する第４絶縁膜を形成する。次いで、前記第２下部導電膜パターン２５０ｂ及び前記第３下部導電膜パターン２５０ｃ上部の前記第４絶縁膜及び前記第３絶縁膜２６０を順次に食刻することによって前記第２下部導電膜パターン２５０ｂ及び前記第３下部導電膜パターン２５０ｃを各々露出させるブァイアホールを有する第４絶縁膜パターン２８０及び第３絶縁膜パターン２６０ａを形成する。この際、前記第２下部導電膜パターン２５０ｂの上部には前記平坦化層２７０ａが存在しないので前記ブァイアホールの形成時に従来のような問題は発生しない。次に、前記第４絶縁膜パターン２８０上に前記ブァイアホールを通じて前記第２下部導電膜パターン２５０ｂび前記第３下部導電膜パターン２５０ｃと各々接触される上部導電膜パターン２９０ａ、２９０ｂを形成する。
【００３４】
（実施例３）
図１０乃至図１２は本発明の第３実施例による半導体装置の多層配線形成方法を説明するための断面図である。
本発明の第３実施例は第１実施例と違って前記導電膜パターンの幅をＺ３ほど大きく形成し、前記第２絶縁膜上に形成される下部導電膜パターンは前記導電膜パターンの上部に前記導電膜パターンの端部から少なくとも３×Ｙ５の距離ほど離隔された第１下部導電膜パターンと、前記導電膜パターンの端部から少なくとも３×Ｙ５の距離ほど離隔された第２下部導電膜パターンとを含む。
【００３５】
図１０は第１絶縁膜３２０、導電膜パターン３３０、第２絶縁膜３４０及び下部導電膜パターン３５０ａ、３５０ｂ、３５０ｃを形成する段階を示す。まず、１０００乃至５０００Åの厚さを有する第１絶縁膜３２０の形成された半導体基板３１０上にＹ５の厚さ、例えば５０００乃至１００００Åを有する導電膜パターン３３０を形成する。次に、前記導電膜パターン３３０の形成された結果物の全面に１０００乃至５０００Åの厚さを有する第２絶縁膜３４０を形成する。この際、前記導電膜パターン３３０の厚さにより前記第２絶縁膜パターン３４０の表面に段差が生ずる。従って、前記第２絶縁膜３４０の形成された結果物は前記半導体基板３１０の表面から前記第２絶縁膜３４０の表面までの高さが相対的に高い第１領域Ｈ３と、相対的に低い第２領域Ｌ３とに分けられる。次いで、前記第２絶縁膜３４０上に２×Ｙ５／３より薄い厚さＹ６の下部導電膜を形成する。
【００３６】
次いで、前記第２絶縁膜３４０が露出されるよう前記下部導電膜をパタニングして前記導電膜パターン３３０の端部から少なくとも３×Ｙ５の距離Ｚ３ほど離隔されるよう前記導電膜パターン３３０上の前記第２絶縁膜３４０上に第１下部導電膜パターン３５０ａを形成すると共に、前記導電膜パターン３３０から少なくとも３×Ｙ５の距離（Ｚ３’）ほど離隔された第２下部導電膜パターン３５０ｂと前記第２下部導電膜パターン３５０ｂから所定間隔離隔された第３下部導電膜パターン３５０ｃを前記第２絶縁膜３４０上に形成する。ここで、前記第２下部導電膜パターン３５０ｂは前記第１下部導電膜パターン３５０ａと前記第３下部導電膜パターン３５０ｃとの間に位置する。
【００３７】
図１１は第３絶縁膜３６０及び平坦化層３７０ａを形成する段階を示す。まず、前記下部導電膜パターン３５０ａ、３５０ｂ、３５０ｃの形成された結果物の全面に均一の厚さの第３絶縁膜３６０を形成する。次いで、前記第３絶縁膜３６０上にスピンオン方法で無機ＳＯＧまたは有機ＳＯＧを塗布してＳＯＧ層３７０を形成する。次に、前記ＳＯＧ層３７０を１５０乃至４００℃の温度範囲でべークする。
【００３８】
この際、前記第１下部導電膜パターン３５０ａがたとえ前記導電膜パターン３３０の上部に形成されているものの、従来と違って、前記導電膜パターン３３０の端部から少なくとも３×Ｙ５の距離ほど離隔されるよう形成されているため前記第２領域Ｌ３と隣接した前記第１領域Ｈ３には前記第１下部導電膜パターン３５０ａが形成されない。従って、実施例１で説明したように、前記第１領域Ｈ３と隣接する前記第２領域Ｌ３に形成された前記ＳＯＧ層３７０の厚さが従来より縮まって前記ＳＯＧ層３７０をべークする過程で前記ＳＯＧ層３７０に微細亀裂が発生するのが防止される。勿論、べーク工程に加えて、後続く熱処理工程で微細亀裂が発生することも防止される。
【００３９】
次いで、前記第３下部導電膜パターン３５０ｃ上の前記第３絶縁膜３６０が露出し始まるまで前記ＳＯＧ層３７０の全面を所定厚さほど均一にエッチバックして平坦化層３７０ａを形成する。この際、前記第２下部導電膜パターン３５０ｂが前記導電膜パターン３３０から最小３×Ｙ５の距離ほど離隔されるよう形成されているため、実施例１で説明したように、前記第３下部導電膜パターン３５０ｃ上の前記第３絶縁膜３６０が露出される時に前記第２下部導電膜パターン３５０ｂ上の前記第３絶縁膜３６０も露出され、よって前記第２下部導電膜パターン３５０ｂ上に前記平坦化層３７０ａが存在しなくなる。
【００４０】
図１２は第４絶縁膜パターン３８０、第３絶縁膜パターン３６０ａ及び上部導電膜パターン３９０ａ、３９０ｂを形成する段階を示す。まず、平坦化層３７０ａ上に３０００乃至７０００Åの厚さを有する第４絶縁膜を形成する。次いで、前記第２下部導電膜パターン３５０ｂ及び前記第３下部導電膜パターン３５０ｃ上部の前記第４絶縁膜及び前記第３絶縁膜３６０を順次に食刻することによって前記第２下部導電膜パターン３５０ｂ及び前記第３下部導電膜パターン３５０ｃを各々露出させるブァイアホールを有する第４絶縁膜パターン３８０及び第３絶縁膜パターン３６０ａを形成する。前記第２下部導電膜パターン３５０ｂの上部には前記平坦化層３７０ａが存在しないので前記ブァイアホールなどの形成時に従来のような問題点は生じない。次に、前記第４絶縁膜パターン３８０上に前記ブァイアホールを通じて前記第２下部導電膜パターン３５０ｂ及び前記第３下部導電膜パターン３５０ｃと各々接触する上部導電膜パターン３９０ａ、３９０ｂを形成する。
【００４１】
（実施例４）
図１３乃至図１５は本発明の第４実施例による半導体装置の多層配線形成方法を説明するための断面図である。
本発明の第４実施例は第３実施例と違って第１絶縁膜上にダミーパターンが形成されており、前記導電膜パターン上の前記第3絶縁膜上に前記導電膜パターンより薄い厚さで第１下部導電膜パターンを形成すると同時に前記ダミーパターンを間において前記導電膜パターンと対向するよう前記第３絶縁膜上に前記第１下部導電膜パターンと同一の厚さの第２下部導電膜パターンが形成されている。
【００４２】
図１３は第１絶縁膜４２０、ダミーパターン４２５、第２絶縁膜４２７、導電膜パターン４３０、第３絶縁膜４４０及び下部導電膜パターン４５０ａ、４５０ｂ、４５０ｃを形成する段階を示す。まず、１０００乃至５０００Åの厚さを有する第１絶縁膜４２０の形成された半導体基板４１０上に１０００乃至５０００Åの厚さを有するダミーパターン４２５を形成する。ここで、前記ダミーパターン４２５を一体型に形成しても良い。次いで、前記ダミーパターン４２５の形成された結果物の全面に１０００乃至５０００Åの第２絶縁膜４２７を形成する。次に、前記ダミーパターン４２５の形成されない部分の前記第２絶縁膜４２７上に前記ダミーパターン４２５より厚いＹ７、例えば５０００乃至１００００Åの厚さを有する導電膜パターン４３０を形成する。ここで、前記導電膜パターン４３０から最も遠く離れた前記ダミーパターン４２５の終わり部分が前記導電膜パターン４３０から少なくとも３×Ｙ７の距離Z4ほど離隔されるよう前記導電膜パターン４３０を形成する。
【００４３】
次いで、前記導電膜パターン４３０の形成された結果物の全面に第３絶縁膜４４０を形成する。この際、前記導電膜パターン４３０の厚さにより前記第３絶縁膜パターン４４０の表面に段差が生じる。従って、前記第３絶縁膜４４０の形成された結果物は前記半導体基板４１０の表面から前記第３絶縁膜４４０の表面までの高さが相対的に高い第１領域Ｈ４と、相対的に低い第２領域Ｌ４とに分けられる。次いで、前記第３絶縁膜４４０上に２×Ｙ７／３より薄い厚さＹ８の下部導電膜を形成する。
【００４４】
次いで、前記第３絶縁膜４４０が露出されるよう前記下部導電膜をパタニングして前記導電膜パターン４３０上の前記第３絶縁膜４４０上に第１下部導電膜パターン４５０ａを形成すると同時に前記第３絶縁膜４４０上に前記導電膜パターン４３０と対向しながら前記導電膜パターン４３０と最も遠く離れた前記ダミーパターン４２５から所定間隔離隔された第２下部導電膜パターン４５０ｂ及び第３下部導電膜パターン４５０ｃを形成する。ここで、前記第２下部導電膜パターン４５０ｂは前記第１下部導電膜パターン４５０ａと前記第３下部導電膜パターン４５０ｃとの間に位置する。
【００４５】
図１４は第４絶縁膜４６０及び平坦化層４７０ａを形成する段階を示す。まず、前記下部導電膜パターン４５０ａ、４５０ｂ、４５０ｃの形成された結果物の全面に均一の厚さの第４絶縁膜４６０を形成する。次いで、前記第４絶縁膜４６０上にスピンオン方法で無機ＳＯＧまたは有機ＳＯＧを塗布してＳＯＧ層４７０を形成する。次に、前記ＳＯＧ層４７０を１５０乃至４００℃の温度範囲でべークする。
【００４６】
この際、前記第１領域Ｈ４と前記第２領域Ｌ４との境界部における前記第４絶縁膜４６０の段差が前記ダミーパターン４２５により従来より小さくなる。従って、前記第１領域Ｈ４と隣接した前記第２領域Ｌ４に形成された前記ＳＯＧ層４７０の厚さが従来より薄くなって前記ＳＯＧ層４７０をべークする過程で前記ＳＯＧ層４７０に微細亀裂が発生することが防止される。勿論、べーク工程に加えて、後続く熱処理工程で微細亀裂が発生するのも防止される。
【００４７】
次いで、前記第３下部導電膜パターン４５０ｃ上の前記第４絶縁膜４６０が露出し始まるまで前記ＳＯＧ層４７０の全面を所定厚さほど均一にエッチバックして平坦化層４７０ａを形成する。この際、前記第１下部導電膜パターン４５０ａ上部には前記第３下部導電膜パターン４５０ｃ上部より薄いＳＯＧ層４７０が形成されているので前記第１下部導電膜パターン４５０ａ上の前記第４絶縁膜４６０も当然露出される。そして、前記第２下部導電膜パターン４５０ｂは前記ダミーパターン４２５により前記導電膜パターン４３０と十分に離隔されているので前記第２下部導電膜パターン４５０ｂと前記第３下部導電膜パターン４５０ｃの上部に形成された前記ＳＯＧ層４７０の厚さがほぼ同一である。従って、前記第３下部導電膜パターン４５０ｃ上の前記第４絶縁膜４６０が露出される時に前記第２下部導電膜パターン４５０ｂ上の前記第４絶縁膜４６０も露出され、よって前記第２下部導電膜パターン４５０ｂ上に前記平坦化層４７０ａが存在しなくなる。
【００４８】
図１５は第５絶縁膜パターン４８０、第４絶縁膜パターン４６０ａ及び上部導電膜パターン４９０ａ、４９０ｂを形成する段階を示す。まず、平坦化層４７０ａ上に３０００乃至７０００Åの厚さを有する第５絶縁膜を形成する。次いで、前記第２下部導電膜パターン４５０ｂ及び前記第３下部導電膜パターン４５０ｃ上部の前記第３絶縁膜及び前記第４絶縁膜４６０を順次に食刻することによって前記第２下部導電膜パターン４５０ｂ及び前記第３下部導電膜パターン４５０ｃを各々露出させるブァイアホールを有する第５絶縁膜パターン４８０及び第４絶縁膜パターン４６０ａを形成する。この際、前記第２下部導電膜パターン４５０ｂの上部には前記平坦化層４７０ａが存在しないので前記ブァイアホールなどの形成時に従来のような問題点は生じない。次に、前記第５絶縁膜パターン４８０上に前記ブァイアホールを通じて前記第２下部導電膜パターン４５０ｂ及び前記第３下部導電膜パターン４５０ｃと各々接触する上部導電膜パターン４９０ａ、４９０ｂを形成する。
【００４９】
【発明の効果】
前述したように、本発明の半導体装置の多層配線形成方法によれば、段差部位にSOG層が厚く形成されないのでべーク工程または後続く熱処理工程でこの部分に形成されたSOG層に微細亀裂が発生することが防止される。また、上部導電膜パターンと接触される下部導電膜パターンの上部に平坦化層が存在しないので下部導電膜パターンが上部導電膜パターンとまともに接触されなかったりブァイアホールの大きさが余計に大きくなる現象を防止し得る。
【００５０】
本発明は前記実施例に限定されず、本発明の技術的思想内で当業者により多くの変形が可能なのは明白である。
【図面の簡単な説明】
【図１】従来の半導体装置の多層配線形成方法を説明するための断面図である。
【図２】従来の半導体装置の多層配線形成方法を説明するための断面図である。
【図３】従来の半導体装置の多層配線形成方法を説明するための断面図である。
【図４】本発明の第１実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図５】本発明の第１実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図６】本発明の第１実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図７】本発明の第２実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図８】本発明の第２実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図９】本発明の第２実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図１０】本発明の第３実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図１１】本発明の第３実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図１２】本発明の第３実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図１３】本発明の第４実施例よる半導体装置の多層配線形成方法を説明するための断面図である。
【図１４】本発明の第４実施例よる半導体装置の多層配線形成方法を説明するための断面図である。
【図１５】本発明の第４実施例よる半導体装置の多層配線形成方法を説明するための断面図である。
【符号の説明】
１１０ 半導体基板
１２０ 第１絶縁膜
１３０ 導電膜パターン
１４０ 第２絶縁膜
１５０ａ 第１下部導電膜パターン
１５０ｂ 第２下部導電膜パターン
１６０ａ 第３絶縁膜パターン
１７０ａ 平坦化層
１８０ 第４絶縁膜パターン
１９０ａ 上部導電膜パターン
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にＳＯＧ (spin on glass)を平坦化層として用いる半導体装置の多層配線形成方法に関する。
【０００２】
【従来の技術】
半導体装置の速度、収率及び信頼性に大きな影響を与える半導体装置の配線は、半導体装置の高集積化及びその内部回路が複雑になることによって多層の構造を有する。このような多層配線の形成方法はフォトリソグラフィ工程における解像度及び焦点深度(depth of focus)を向上させるために必然的に平坦化工程を伴う。特に、ＳＯＧを利用した平坦化工程は他の平坦化工程に比べてコストが低く、工程が簡単であり、且つ有毒な気体を用いなくても良く、形成されたＳＯＧ膜が小さな欠陥密度を有する長所があるため、最近半導体装置の製造工程に広く適用されている。
【０００３】
一般に、ＳＯＧを使用する平坦化工程は液状のＳＯＧを半導体基板上に塗布した後、溶媒及び水分を除去するために１５０乃至４００℃の温度範囲でべークする工程を含む。この工程でＳＯＧの凝縮現象が生じてＳＯＧ膜に引張り応力が作用し、よってＳＯＧ膜に微細亀裂が生じてしまう。特に、ＳＯＧ膜の厚さが約３０００Å以上の場合にこのような現象が著しく現れる。ＳＯＧ膜は主に、半導体ウェーハのエッジ部位に隣接して半導体装置（チップ）が形成される領域に厚く形成される。半導体ウェーハのエッジ部位はフォトリソグラフィ工程で露光されないため薄膜が続けて積層され、よって半導体ウェーハのエッジ部位とこれに隣接して半導体装置が形成される領域との境界には２．０μｍ以上の非常に大きい段差が形成される。従って、この部分に形成されたＳＯＧ膜は２．０μｍ以上の厚さを有することによって亀裂がよく生ずる。
【０００４】
このような微細亀裂の発生を減すためにＳＯＧにメチル基（CH3 −) またはフェニル基(C6H5 −) などの有機基を含有した化合物の添加されたＳＯＧが多く使われる。前記の有機基を含有した化合物の添加されたＳＯＧを有機ＳＯＧといい、有機基の含まれていないＳＯＧを前記有機ＳＯＧと区別するために無機ＳＯＧという。有機ＳＯＧは無機ＳＯＧに比べ揮発性が大きく保管し難い短所があるが、最近ではこのような問題点が克服されたため無機ＳＯＧを使用する平坦化技術に比べ単純なる工程でより広い範囲に亘って平坦化が可能な有機ＳＯＧを使用する平坦化技術が半導体装置の多層配線形成方法に広く適用されつつある。
【０００５】
図１乃至図３は従来の半導体装置の多層配線形成方法を説明するための断面図である。 図１は、第１絶縁膜２０、導電膜パターン３０、第２絶縁膜４０、下部導電膜パターン５０ａ、５０ｂ、５０ｃ、第３絶縁膜６０及びＳＯＧ層７０を形成する段階を示す。
まず、第１絶縁膜２０の形成された半導体基板１０上に導電膜パターン３０を形成する。次に、前記導電膜パターン３０の形成された結果物の全面に均一の厚さの第２絶縁膜４０を形成する。この際、前記導電膜パターン３０の厚さにより前記第２絶縁膜パターン４０の表面に段差が生じる。従って、前記第２絶縁膜４０の形成された結果物は前記半導体基板１０の表面から前記第２絶縁膜４０の表面までの高さが相対的に高い第１領域Ｈと相対的に低い第２領域Ｌとに分けられ。前述したように、前記第２絶縁膜４０において段差の形成される代表的な部分として半導体ウェーハのエッジ部位とこれに隣接して半導体装置が形成される領域との境界が挙げられる。
【０００６】
次いで、前記第２絶縁膜４０上に下部導電膜パターン５０ａ、５０ｂ、５０ｃを形成するものの、前記第１領域Ｈには第１下部導電膜パターン５０ａを、前記第２領域Ｌには第２下部導電膜パターン５０ｂ及び第３下部導電膜パターン５０ｃを形成する。この際、前記第２下部導電膜パターン５０ｂは前記第１下部導電膜パターン５０ａと前記第３下部導電膜パターン５０ｃとの間に位置する。
【０００７】
次いで、前記下部導電膜パターン５０ａ、５０ｂ、５０ｃの形成された結果物の全面に均一の厚さの第３絶縁膜６０を形成する。次いで、前記第３絶縁膜６０上にスピンオン(spin on) 方法で無機ＳＯＧまたは有機ＳＯＧを塗布してＳＯＧ層７０を形成する。この際、ＳＯＧは非常に良好な流動性を有するので前記第２領域Ｌに流れ込んで前記第１領域Ｈより前記第２領域Ｌに相対的にさらに厚く前記ＳＯＧ層７０が形成される。従って、前記ＳＯＧ層７０は比較的平坦な表面を有し、前記第１領域Ｈと隣接する前記第２領域Ｌに前記ＳＯＧ層７０が最も厚く形成される。前記第１領域Ｈと隣接する前記第２領域Ｌを参照符号”Ａ”で示し、以下、”Ａ領域”と称する。
【０００８】
次に、前記ＳＯＧ層７０内に含まれている溶媒及び水分を取り除くために１５０乃至４００℃の温度範囲でべーク工程を行う。この際、前記Ａ領域の前記ＳＯＧ層７０に微細亀裂が生じやすい。勿論、無機ＳＯＧを用いる場合より有機ＳＯＧを用いて前記ＳＯＧ層７０を形成する場合にこのような微細亀裂は少なく発生するが、前記Ａ領域の前記ＳＯＧ層７０の厚さが縮まらない限り凝縮現象による微細亀裂の発生は効果的に減せない。
【０００９】
図２は平坦化層７０ａ、第４絶縁膜８０及び感光膜パターン９０ａを形成する段階である。
まず、前記第３下部導電膜パターン５０ｃ上の前記第３絶縁膜６０が露出し始まるまで前記ＳＯＧ層７０の全面を所定厚さほど均一にエッチバックして平坦化層７０ａを形成する。ここで、エッチバック工程を行う理由は、前記ＳＯＧ層７０の表面をさらに平坦化し、後続工程で形成されるブァイアホールのアスペクト比を減少させるためである。
【００１０】
この際、前記第３下部導電膜パターン５０ｃの上部より前記第１下部導電膜パターン５０ａの上部に前記ＳＯＧ層７０がより薄く形成されているため前記第１下部導電膜パターン５０ａ上の前記第３絶縁膜６０も当然露出される。しかし、前記第２下部導電膜パターン５０ｂの上部には前記第３下部導電膜パターン５０ｃの上部に比べ前記ＳＯＧ膜７０が相対的に厚く形成されているため、前記第２下部導電膜パターン５０Ｂ上の前記第３絶縁膜６０は露出されない。前記Ａ領域には依然として前記平坦化層７０ａが最も厚く形成されているので、図１で説明したべーク工程の場合と同様に後続く熱処理工程によって前記Ａ領域の前記平坦化層７０ａに微細亀裂が発生しやすい。次いで、前記平坦化層７０ａの形成された結果物の全面に第４絶縁膜８０を形成し、前記第４絶縁膜８０上に前記第２下部導電膜パターン５０ｂ及び前記第３下部導電膜パターン５０ｃ上部の前記第４絶縁膜８０を露出させる感光膜パターン９０ａを形成する。
【００１１】
図３は第４絶縁膜パターン８０ａ、平坦化層パターン７０ｂ、第３絶縁膜パターン６０ａ及び上部導電膜パターン１００ａ、１００ｂを形成する段階を示す。まず、前記感光膜パターン９０ａを食刻マスクとして前記第４絶縁膜８０、前記平坦化層７０ａ及び前記第３絶縁膜６０を順次に食刻することで前記第２下部導電膜パターン５０ｂ及び前記第３下部導電膜パターン５０ｃを各々露出させるブァイアホールを有する第４絶縁膜パターン８０ａ、平坦化層パターン７０ｂ及び第３絶縁膜パターン６０ａを形成する。
【００１２】
この際、前記第２下部導電膜パターン５０ｂ及び前記第３下部導電膜パターン５０ｃを同時に露出させるためには前記第２下部導電膜パターン５０ｂの上部をより多く食刻すべきである。従って、前記第３下部導電膜パターン５０ｃを露出させるための前記食刻工程時、露出されるべき前記第２下部導電膜パターン５０ｂが露出されない恐れもある。さらに、前記第２下部導電膜パターン５０ｂを露出させるための前記食刻工程時、前記第３下部導電膜パターン５０ｃの上部が過度に食刻されることもある。前記第３下部導電膜パターン５０ｃの上部が過度食刻される場合には前記第３下部導電膜パターン５０ｃを露出させるブァイアホールの幅が広がって前記第３下部導電膜パターン５０ｃを露出させるブァイアホールが隣接した他のブァイアホール（図示せず）と相互連結してしまったり、露出されてはならない他の導電層が露出されてしまう問題が生ずる。
【００１３】
また、前記Ａ領域の前記平坦化層７０ａに微細亀裂が発生するのを減らすために図１で説明したように、有機ＳＯＧより前記ＳＯＧ層７０を形成する場合には前記第２下部導電膜パターン５０ｂを露出させるブァイアホールの形成過程で高分子物が発生し、この高分子物が前記第２下部導電膜パターン５０ｂ上に局部的に積もって接触抵抗が増加する問題が生じる。上記のように高分子物が形成される理由は、有機ＳＯＧ内のSi及びO 成分は前記にエッチバック工程で通常、食刻気体として用いられるCF4 またはC2F6などの弗化炭素機体によってSiF4及びCO2 などの状態で気化されて除去されるに対し、前記有機ＳＯＧ内の有機成分は前記弗化炭素機体により取り除かれないからである。次に、前記第４絶縁膜パターン８０上に前記ブァイアホールを通じて前記第２下部導電膜パターン５０ｂ及び前記第３下部導電膜パターン５０ｃと各々接触される第１上部導電膜パターン１００ａ及び第２上部導電膜パターン１００ｂを形成する。
【００１４】
前述の如く、従来の半導体装置の多層配線形成方法によれば、前記Ａ領域の前記平坦化層７０ａに微細亀裂が存在しやすく、前記第２下部導電膜パターン５０ｂが前記第１上部導電膜パターン１００ａとろくに接触されなかったり、前記第３下部導電膜パターン５０ｃを露出させるブァイアホールが余計に大きくなる問題が生ずる。
【００１５】
【発明が解決しようとする課題】
従って、本発明の技術的課題は、段差部位に厚い平坦化層が形成されるのを防止し得る半導体装置の多層配線形成方法を提供することにある。
【００１６】
【課題を解決するための手段】
前記技術的課題を達成するために本発明の一例による半導体装置の多層配線形成方法は、第１絶縁膜の形成された半導体基板上にＹの厚さを有する導電膜パターンを形成する。前記導電膜パターンの形成された結果物の全面に第２絶縁膜を形成する。前記第２絶縁膜上に前記導電膜パターンから少なくとも３×Ｙの距離ほど離隔されながら前記導電膜パターンより小さな厚さを有する下部導電膜パターンを形成する。前記下部導電膜パターンの形成された結果物全面に第３絶縁膜を形成する。前記導電膜パターン及び前記下部導電膜パターン上部の第３絶縁膜を露出させるよう前記第３絶縁膜上にＳＯＧからなる平坦化層を形成する。前記平坦化層上に第４絶縁膜を形成する。前記第４絶縁膜及び前記第３絶縁膜を食刻して前記下部導電膜パターンを露出させるブァイアホールを形成した後、前記ブァイアホールを通じて前記下部導電膜パターンと接触される上部導電膜パターンを形成する。
【００１７】
さらに、本発明の他の例による半導体装置の多層配線形成方法によれば、前記第２絶縁膜上に形成される前記下部導電膜パターンは、前記導電膜パターンを覆いながら前記導電膜パターンから少なくとも３×Ｙの距離まで延長された第１下部導電膜パターンと、前記第１下部導電膜パターンから所定間隔離隔された第２下部導電膜パターンとから形成し得る。
【００１８】
また、本発明のさらに他の例による半導体装置の多層配線形成方法によれば、前記導電膜パターンの幅をＺほど大きく形成し、前記第２絶縁膜上に形成される下部導電膜パターンは、前記導電膜パターンの上部に前記導電膜パターンの端部から少なくとも３×Ｙの距離ほど離隔された第１下部導電膜パターンと、前記導電膜パターンの端部から少なくとも３×Ｙの距離ほど離隔された第２下部導電膜パターンとから形成し得る。
【００１９】
本発明による半導体装置の多層配線形成方法によれば、前記下部導電膜パターン、第１下部導電膜パターン及び前記第２下部導電膜パターンが各々２×Ｙ／３以下の厚さを有する。
また、本発明のさらに他の例による半導体装置の多層配線形成方法は第１絶縁膜の形成された半導体基板上にダミーパターンを形成する。前記ダミーパターンの形成された結果物の全面に第２絶縁膜を形成する。前記ダミーパターンの形成されない部分の前記第２絶縁膜上に前記ダミーパターンより厚いＹの厚さを有する導電膜パターンを形成する。前記導電膜パターンの形成された結果物の全面に第３絶縁膜を形成する。前記導電膜パターン上の前記第３絶縁膜上に前記導電膜パターンより薄い厚さで第１下部導電膜パターンを形成すると同時に、前記ダミーパターンを間において前記導電膜パターンと対向するよう前記第３絶縁膜上に前記第１下部導電膜パターンと同一の厚さの第２下部導電膜パターンを形成する。前記第１及び第２下部導電膜パターンの形成された結果物の全面に第４絶縁膜を形成する。前記第１及び第２下部導電膜パターン上の前記第４絶縁膜を露出させるよう前記第４絶縁膜上にＳＯＧからなる平坦化層を形成する。前記平坦化層上に第５絶縁膜を形成し、前記第５絶縁膜及び前記第４絶縁膜を食刻して前記第２下部導電膜パターンを露出させるブァイアホールを形成した後、前記ブァイアホールを通じて前記第２下部導電膜パターンと接触する上部導電膜パターンを形成する。
【００２０】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施例を詳細に説明する。
（実施例１）
図４乃至図６は本発明の第１実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【００２１】
図４は第１絶縁膜１２０、導電膜パターン１３０、第２絶縁膜１４０及び下部導電膜パターン１５０ａ、１５０ｂを形成する段階を示す。まず、１０００乃至５０００Åの厚さを有する第１絶縁膜１２０の形成された半導体基板１１０上にＹ１の厚さ、例えば５０００乃至１００００Åの厚さを有する導電膜パターン１３０を形成する。次に、前記導電膜パターン１３０の形成された結果物の全面に１０００乃至５０００Åの厚さを有する第２絶縁膜１４０を形成する。この際、前記導電膜パターン１３０の厚さにより前記第２絶縁膜パターン１４０の表面に段差が生ずる。従って、前記第２絶縁膜１４０の形成された結果物は前記半導体基板１１０の表面から前記第２絶縁膜１４０の表面までの高さが相対的に高い第１領域Ｈ１と、相対的に低い第２領域Ｌ１とに分けられる。次いで、前記第２絶縁膜１４０上に２×Ｙ１／３以下の厚さＹ２を有する下部導電膜を形成する。
【００２２】
次いで、前記第２絶縁膜１４０が露出されるよう前記下部導電膜をパタニングして前記導電膜パターン１３０から少なくとも３×Ｙ１の距離Z1ほど離隔された第１下部導電膜パターン１５０ａと、前記第１下部導電膜パターン１５０ａから所定間隔離隔された第２下部導電膜パターン１５０ｂとを形成する。ここで、前記第１下部導電膜パターン１５０ａは前記導電膜パターン１３０と前記第２下部導電膜パターン１５０ｂとの間に位置する。
【００２３】
図５は第３絶縁膜１６０及び平坦化層１７０ａを形成する段階を示す。まず、前記下部導電膜パターン１５０ａ、１５０ｂの形成された結果物の全面に均一の厚さの第３絶縁膜１６０を形成する。次いで、前記第３絶縁膜１６０上にスピンオン方法で無機ＳＯＧまたは有機ＳＯＧを塗布してＳＯＧ層１７０を形成する。次に、前記ＳＯＧ層１７０を１５０乃至４００℃の温度範囲でべークする。
【００２４】
前記ＳＯＧ層１７０は比較的平坦な表面を有し、前記第１領域Ｈ１と隣接する前記第２領域Ｌ１の境界部に前記ＳＯＧ層１７０が最も厚く形成される。しかし、前記導電膜パターン１３０の上部には下部導電膜パターン５０ａ（図１）が形成されていないので前記第３絶縁膜１６０の段差が従来より低くなり、よって前記第１領域Ｈ１に隣接する前記第２領域Ｌ１の境界部に形成された前記ＳＯＧ層１７０の厚さは従来に比し薄くなる。従って、前記ＳＯＧ層１７０をべークする工程で前記ＳＯＧ層１７０に微細亀裂が発生することが防止される。勿論、べーク工程の外に、後続く熱処理工程で微細亀裂が発生するのも防止される。
【００２５】
次いで、前記第２下部導電膜パターン１５０ｂ上の前記第３絶縁膜１６０が露出し始まるまで前記ＳＯＧ層１７０の全面を所定厚さほど均一にエッチバックして平坦化層１７０ａを形成する。この際、前記第２下部導電膜パターン１５０ｂの上部より前記導電膜パターン１３０の上部に前記ＳＯＧ層１７０がさらに薄く形成されているため、前記導電膜パターン１３０上の前記第３絶縁膜１６０も当然露出される。そして、前記第３絶縁膜１６０の段差が従来より減少しただけではなく、前記第１下部導電膜パターン１５０ａが前記導電膜パターン１３０から最小限３×Ｙ１の距離ほど離隔されるよう形成されているため前記第１下部導電膜パターン１５０ａと前記第２下部導電膜パターン１５０ｂの上部に形成された前記ＳＯＧ層１７０の厚さがほぼ同一である。従って、前記第２下部導電膜パターン１５０ｂ上の前記第３絶縁膜１６０が露出される際に前記第１下部導電膜パターン１５０ａ上の前記第３絶縁膜１６０も露出されることによって前記第１下部導電膜パターン１５０ａ上に前記平坦化層１７０ａが存在しなくなる。
【００２６】
図６は第４絶縁膜パターン１８０、第３絶縁膜パターン１６０ａ及び上部導電膜パターン１９０ａ、１９０ｂを形成する段階である。まず、平坦化層１７０ａ上に４０００乃至７０００Åの厚さを有する第４絶縁膜を形成する。次いで、前記下部導電膜パターン１５０ａ、１５０ｂ上部の前記第４絶縁膜１８０及び前記第３絶縁膜１６０を順次に食刻することによって前記下部導電膜パターン１５０ａ、１５０ｂを各々露出させるブァイアホールを有する第４絶縁膜パターン１８０及び第３絶縁膜パターン１６０ａを形成する。この際、前記第１下部導電膜パターン１５０ａの上部には前記平坦化層１７０ａが存在しないので前記ブァイアホールの形成時に従来のような問題点は発生しない。次に、前記第４絶縁膜パターン180上に前記ブァイアホールを通じて前記下部導電膜パターン１５０ａ、１５０ｂと各々接触される上部導電膜パターン１９０ａ、１９０ｂを形成する。
【００２７】
（実施例２）
図７乃至図９は本発明の第２実施例による半導体装置の多層配線形成方法を説明するための断面図である。
本発明の第２実施例は前記第１実施例とは違って前記第２絶縁膜上に形成される下部導電膜パターンは、導電膜パターンを覆いながら前記導電膜パターンから少なくとも３×Ｙ３の距離まで延びた第１下部導電膜パターンと、前記第１下部導電膜パターンから所定間隔離隔された第２下部導電膜パターンとを含む。
【００２８】
図７は第１絶縁膜２２０、導電膜パターン２３０、第２絶縁膜２４０及び下部導電膜パターン２５０ａ、２５０ｂ、２５０ｃを形成する段階である。まず、１０００乃至５０００Åの厚さを有する第１絶縁膜２２０の形成された半導体基板２１０上にＹ３の厚さ、例えば５０００乃至１００００Åの厚さを有する導電膜パターン２３０を形成する。次に、前記導電膜パターン２３０が形成された結果物全面に１０００乃至５０００Åの厚さを有する第２絶縁膜２４０を形成する。この際、前記導電膜パターン２３０の厚さにより前記第２絶縁膜パターン２４０の表面に段差が生ずる。従って、前記第２絶縁膜２４０の形成された結果物は前記半導体基板２１０の表面から前記第２絶縁膜２４０の表面までの高さが相対的に高い第１領域Ｈ２と、相対的に低い第２領域Ｌ２とに区分される。次いで、前記第２絶縁膜２４０上に２×Ｙ３／３以下の厚さＹ４を有する下部導電膜を形成する。
【００２９】
次いで、前記第２絶縁膜２４０が露出されるように、前記下部導電膜をパタニングして前記導電膜パターン２３０を覆いながら前記導電膜パターン２３０から少なくとも３×Ｙ３の距離Ｚ２まで延びた第１下部導電膜パターン２５０ａ、前記第１下部導電膜パターン２５０ａから各々所定間隔離隔された第２下部導電膜パターン２５０ｂ及び第３下部導電膜パターン２５０ｃを形成する。ここで、前記第２下部導電膜パターン２５０ｂは前記第１下部導電膜パターン２５０ａと前記第３下部導電膜パターン２５０ｃとの間に位置する。
【００３０】
図８は第３絶縁膜２６０及び平坦化層２７０ａを形成する段階を示す。まず、前記下部導電膜パターン２５０ａ、２５０ｂ、２５０ｃの形成された結果物の全面に均一の厚さの第３絶縁膜２６０を形成する。次いで、前記第３絶縁膜２６０上にスピンオン方法で無機ＳＯＧまたは有機ＳＯＧを塗布してＳＯＧ層２７０を形成する。次に、前記ＳＯＧ層２７０を１５０乃至４００℃の温度範囲でべークする。
【００３１】
この際、前記第１下部導電膜パターン２５０ａが前記導電膜パターン２３０を覆いながら前記導電膜パターン２３０から少なくとも３×Ｙ３ほど延びるよう形成されているので、前記第１領域Ｈ２とこれに隣接する前記第２領域Ｌ２の前記第３絶縁膜２６０の段差が従来より低くなる。従って、前記第１領域Ｈ２と隣接する前記第２領域Ｌ２に形成された前記ＳＯＧ層２７０の厚さが従来より薄くなって前記ＳＯＧ層２７０をべークする過程で前記ＳＯＧ層２７０に微細亀裂が発生することが防止される。勿論、べーク工程に加えて、後続く熱処理工程における微細亀裂の発生も防止される。
【００３２】
次いで、前記第３下部導電膜パターン２５０ｃ上の前記第３絶縁膜２６０が露出し始まるまで前記ＳＯＧ層２７０の全面を所定厚さほど均一にエッチバックして平坦化層２７０ａを形成する。この際、前記第３下部導電膜パターン２５０ｃの上部より前記導電膜パターン２３０の上部に前記ＳＯＧ層２７０がより薄く形成されるため、前記導電膜パターン２３０上の前記第３絶縁膜２６０も当然露出される。そして、前記第３絶縁膜２６０の段差が従来より小さくなった以外に、前記第２下部導電膜パターン２５０ｂが前記第１下部導電膜パターン２５０ａによって前記導電膜パターン２３０と十分に離隔されているので前記第２下部導電膜パターン２５０ｂと前記第３下部導電膜パターン２５０ｃの上部に形成された前記ＳＯＧ層２７０の厚さがほぼ同一である。従って、前記第３下部導電膜パターン２５０ｃ上の前記第３絶縁膜２６０が露出される時前記第２下部導電膜パターン２５０ｂ上の前記第３絶縁膜２６０も露出されることによって前記第２下部導電膜パターン２５０ｂ上に前記平坦化層２７０ａが存在しなくなる。
【００３３】
図９は第４絶縁膜パターン２８０、第３絶縁膜パターン２６０ａ及び上部導電膜パターン２９０ａ、２９０ｂを形成する段階を示す。まず、平坦化層２７０ａ上に３０００乃至７０００Åの厚さを有する第４絶縁膜を形成する。次いで、前記第２下部導電膜パターン２５０ｂ及び前記第３下部導電膜パターン２５０ｃ上部の前記第４絶縁膜及び前記第３絶縁膜２６０を順次に食刻することによって前記第２下部導電膜パターン２５０ｂ及び前記第３下部導電膜パターン２５０ｃを各々露出させるブァイアホールを有する第４絶縁膜パターン２８０及び第３絶縁膜パターン２６０ａを形成する。この際、前記第２下部導電膜パターン２５０ｂの上部には前記平坦化層２７０ａが存在しないので前記ブァイアホールの形成時に従来のような問題は発生しない。次に、前記第４絶縁膜パターン２８０上に前記ブァイアホールを通じて前記第２下部導電膜パターン２５０ｂび前記第３下部導電膜パターン２５０ｃと各々接触される上部導電膜パターン２９０ａ、２９０ｂを形成する。
【００３４】
（実施例３）
図１０乃至図１２は本発明の第３実施例による半導体装置の多層配線形成方法を説明するための断面図である。
本発明の第３実施例は第１実施例と違って前記導電膜パターンの幅をＺ３ほど大きく形成し、前記第２絶縁膜上に形成される下部導電膜パターンは前記導電膜パターンの上部に前記導電膜パターンの端部から少なくとも３×Ｙ５の距離ほど離隔された第１下部導電膜パターンと、前記導電膜パターンの端部から少なくとも３×Ｙ５の距離ほど離隔された第２下部導電膜パターンとを含む。
【００３５】
図１０は第１絶縁膜３２０、導電膜パターン３３０、第２絶縁膜３４０及び下部導電膜パターン３５０ａ、３５０ｂ、３５０ｃを形成する段階を示す。まず、１０００乃至５０００Åの厚さを有する第１絶縁膜３２０の形成された半導体基板３１０上にＹ５の厚さ、例えば５０００乃至１００００Åを有する導電膜パターン３３０を形成する。次に、前記導電膜パターン３３０の形成された結果物の全面に１０００乃至５０００Åの厚さを有する第２絶縁膜３４０を形成する。この際、前記導電膜パターン３３０の厚さにより前記第２絶縁膜パターン３４０の表面に段差が生ずる。従って、前記第２絶縁膜３４０の形成された結果物は前記半導体基板３１０の表面から前記第２絶縁膜３４０の表面までの高さが相対的に高い第１領域Ｈ３と、相対的に低い第２領域Ｌ３とに分けられる。次いで、前記第２絶縁膜３４０上に２×Ｙ５／３より薄い厚さＹ６の下部導電膜を形成する。
【００３６】
次いで、前記第２絶縁膜３４０が露出されるよう前記下部導電膜をパタニングして前記導電膜パターン３３０の端部から少なくとも３×Ｙ５の距離Ｚ３ほど離隔されるよう前記導電膜パターン３３０上の前記第２絶縁膜３４０上に第１下部導電膜パターン３５０ａを形成すると共に、前記導電膜パターン３３０から少なくとも３×Ｙ５の距離（Ｚ３’）ほど離隔された第２下部導電膜パターン３５０ｂと前記第２下部導電膜パターン３５０ｂから所定間隔離隔された第３下部導電膜パターン３５０ｃを前記第２絶縁膜３４０上に形成する。ここで、前記第２下部導電膜パターン３５０ｂは前記第１下部導電膜パターン３５０ａと前記第３下部導電膜パターン３５０ｃとの間に位置する。
【００３７】
図１１は第３絶縁膜３６０及び平坦化層３７０ａを形成する段階を示す。まず、前記下部導電膜パターン３５０ａ、３５０ｂ、３５０ｃの形成された結果物の全面に均一の厚さの第３絶縁膜３６０を形成する。次いで、前記第３絶縁膜３６０上にスピンオン方法で無機ＳＯＧまたは有機ＳＯＧを塗布してＳＯＧ層３７０を形成する。次に、前記ＳＯＧ層３７０を１５０乃至４００℃の温度範囲でべークする。
【００３８】
この際、前記第１下部導電膜パターン３５０ａがたとえ前記導電膜パターン３３０の上部に形成されているものの、従来と違って、前記導電膜パターン３３０の端部から少なくとも３×Ｙ５の距離ほど離隔されるよう形成されているため前記第２領域Ｌ３と隣接した前記第１領域Ｈ３には前記第１下部導電膜パターン３５０ａが形成されない。従って、実施例１で説明したように、前記第１領域Ｈ３と隣接する前記第２領域Ｌ３に形成された前記ＳＯＧ層３７０の厚さが従来より縮まって前記ＳＯＧ層３７０をべークする過程で前記ＳＯＧ層３７０に微細亀裂が発生するのが防止される。勿論、べーク工程に加えて、後続く熱処理工程で微細亀裂が発生することも防止される。
【００３９】
次いで、前記第３下部導電膜パターン３５０ｃ上の前記第３絶縁膜３６０が露出し始まるまで前記ＳＯＧ層３７０の全面を所定厚さほど均一にエッチバックして平坦化層３７０ａを形成する。この際、前記第２下部導電膜パターン３５０ｂが前記導電膜パターン３３０から最小３×Ｙ５の距離ほど離隔されるよう形成されているため、実施例１で説明したように、前記第３下部導電膜パターン３５０ｃ上の前記第３絶縁膜３６０が露出される時に前記第２下部導電膜パターン３５０ｂ上の前記第３絶縁膜３６０も露出され、よって前記第２下部導電膜パターン３５０ｂ上に前記平坦化層３７０ａが存在しなくなる。
【００４０】
図１２は第４絶縁膜パターン３８０、第３絶縁膜パターン３６０ａ及び上部導電膜パターン３９０ａ、３９０ｂを形成する段階を示す。まず、平坦化層３７０ａ上に３０００乃至７０００Åの厚さを有する第４絶縁膜を形成する。次いで、前記第２下部導電膜パターン３５０ｂ及び前記第３下部導電膜パターン３５０ｃ上部の前記第４絶縁膜及び前記第３絶縁膜３６０を順次に食刻することによって前記第２下部導電膜パターン３５０ｂ及び前記第３下部導電膜パターン３５０ｃを各々露出させるブァイアホールを有する第４絶縁膜パターン３８０及び第３絶縁膜パターン３６０ａを形成する。前記第２下部導電膜パターン３５０ｂの上部には前記平坦化層３７０ａが存在しないので前記ブァイアホールなどの形成時に従来のような問題点は生じない。次に、前記第４絶縁膜パターン３８０上に前記ブァイアホールを通じて前記第２下部導電膜パターン３５０ｂ及び前記第３下部導電膜パターン３５０ｃと各々接触する上部導電膜パターン３９０ａ、３９０ｂを形成する。
【００４１】
（実施例４）
図１３乃至図１５は本発明の第４実施例による半導体装置の多層配線形成方法を説明するための断面図である。
本発明の第４実施例は第３実施例と違って第１絶縁膜上にダミーパターンが形成されており、前記導電膜パターン上の前記第3絶縁膜上に前記導電膜パターンより薄い厚さで第１下部導電膜パターンを形成すると同時に前記ダミーパターンを間において前記導電膜パターンと対向するよう前記第３絶縁膜上に前記第１下部導電膜パターンと同一の厚さの第２下部導電膜パターンが形成されている。
【００４２】
図１３は第１絶縁膜４２０、ダミーパターン４２５、第２絶縁膜４２７、導電膜パターン４３０、第３絶縁膜４４０及び下部導電膜パターン４５０ａ、４５０ｂ、４５０ｃを形成する段階を示す。まず、１０００乃至５０００Åの厚さを有する第１絶縁膜４２０の形成された半導体基板４１０上に１０００乃至５０００Åの厚さを有するダミーパターン４２５を形成する。ここで、前記ダミーパターン４２５を一体型に形成しても良い。次いで、前記ダミーパターン４２５の形成された結果物の全面に１０００乃至５０００Åの第２絶縁膜４２７を形成する。次に、前記ダミーパターン４２５の形成されない部分の前記第２絶縁膜４２７上に前記ダミーパターン４２５より厚いＹ７、例えば５０００乃至１００００Åの厚さを有する導電膜パターン４３０を形成する。ここで、前記導電膜パターン４３０から最も遠く離れた前記ダミーパターン４２５の終わり部分が前記導電膜パターン４３０から少なくとも３×Ｙ７の距離Z4ほど離隔されるよう前記導電膜パターン４３０を形成する。
【００４３】
次いで、前記導電膜パターン４３０の形成された結果物の全面に第３絶縁膜４４０を形成する。この際、前記導電膜パターン４３０の厚さにより前記第３絶縁膜パターン４４０の表面に段差が生じる。従って、前記第３絶縁膜４４０の形成された結果物は前記半導体基板４１０の表面から前記第３絶縁膜４４０の表面までの高さが相対的に高い第１領域Ｈ４と、相対的に低い第２領域Ｌ４とに分けられる。次いで、前記第３絶縁膜４４０上に２×Ｙ７／３より薄い厚さＹ８の下部導電膜を形成する。
【００４４】
次いで、前記第３絶縁膜４４０が露出されるよう前記下部導電膜をパタニングして前記導電膜パターン４３０上の前記第３絶縁膜４４０上に第１下部導電膜パターン４５０ａを形成すると同時に前記第３絶縁膜４４０上に前記導電膜パターン４３０と対向しながら前記導電膜パターン４３０と最も遠く離れた前記ダミーパターン４２５から所定間隔離隔された第２下部導電膜パターン４５０ｂ及び第３下部導電膜パターン４５０ｃを形成する。ここで、前記第２下部導電膜パターン４５０ｂは前記第１下部導電膜パターン４５０ａと前記第３下部導電膜パターン４５０ｃとの間に位置する。
【００４５】
図１４は第４絶縁膜４６０及び平坦化層４７０ａを形成する段階を示す。まず、前記下部導電膜パターン４５０ａ、４５０ｂ、４５０ｃの形成された結果物の全面に均一の厚さの第４絶縁膜４６０を形成する。次いで、前記第４絶縁膜４６０上にスピンオン方法で無機ＳＯＧまたは有機ＳＯＧを塗布してＳＯＧ層４７０を形成する。次に、前記ＳＯＧ層４７０を１５０乃至４００℃の温度範囲でべークする。
【００４６】
この際、前記第１領域Ｈ４と前記第２領域Ｌ４との境界部における前記第４絶縁膜４６０の段差が前記ダミーパターン４２５により従来より小さくなる。従って、前記第１領域Ｈ４と隣接した前記第２領域Ｌ４に形成された前記ＳＯＧ層４７０の厚さが従来より薄くなって前記ＳＯＧ層４７０をべークする過程で前記ＳＯＧ層４７０に微細亀裂が発生することが防止される。勿論、べーク工程に加えて、後続く熱処理工程で微細亀裂が発生するのも防止される。
【００４７】
次いで、前記第３下部導電膜パターン４５０ｃ上の前記第４絶縁膜４６０が露出し始まるまで前記ＳＯＧ層４７０の全面を所定厚さほど均一にエッチバックして平坦化層４７０ａを形成する。この際、前記第１下部導電膜パターン４５０ａ上部には前記第３下部導電膜パターン４５０ｃ上部より薄いＳＯＧ層４７０が形成されているので前記第１下部導電膜パターン４５０ａ上の前記第４絶縁膜４６０も当然露出される。そして、前記第２下部導電膜パターン４５０ｂは前記ダミーパターン４２５により前記導電膜パターン４３０と十分に離隔されているので前記第２下部導電膜パターン４５０ｂと前記第３下部導電膜パターン４５０ｃの上部に形成された前記ＳＯＧ層４７０の厚さがほぼ同一である。従って、前記第３下部導電膜パターン４５０ｃ上の前記第４絶縁膜４６０が露出される時に前記第２下部導電膜パターン４５０ｂ上の前記第４絶縁膜４６０も露出され、よって前記第２下部導電膜パターン４５０ｂ上に前記平坦化層４７０ａが存在しなくなる。
【００４８】
図１５は第５絶縁膜パターン４８０、第４絶縁膜パターン４６０ａ及び上部導電膜パターン４９０ａ、４９０ｂを形成する段階を示す。まず、平坦化層４７０ａ上に３０００乃至７０００Åの厚さを有する第５絶縁膜を形成する。次いで、前記第２下部導電膜パターン４５０ｂ及び前記第３下部導電膜パターン４５０ｃ上部の前記第３絶縁膜及び前記第４絶縁膜４６０を順次に食刻することによって前記第２下部導電膜パターン４５０ｂ及び前記第３下部導電膜パターン４５０ｃを各々露出させるブァイアホールを有する第５絶縁膜パターン４８０及び第４絶縁膜パターン４６０ａを形成する。この際、前記第２下部導電膜パターン４５０ｂの上部には前記平坦化層４７０ａが存在しないので前記ブァイアホールなどの形成時に従来のような問題点は生じない。次に、前記第５絶縁膜パターン４８０上に前記ブァイアホールを通じて前記第２下部導電膜パターン４５０ｂ及び前記第３下部導電膜パターン４５０ｃと各々接触する上部導電膜パターン４９０ａ、４９０ｂを形成する。
【００４９】
【発明の効果】
前述したように、本発明の半導体装置の多層配線形成方法によれば、段差部位にSOG層が厚く形成されないのでべーク工程または後続く熱処理工程でこの部分に形成されたSOG層に微細亀裂が発生することが防止される。また、上部導電膜パターンと接触される下部導電膜パターンの上部に平坦化層が存在しないので下部導電膜パターンが上部導電膜パターンとまともに接触されなかったりブァイアホールの大きさが余計に大きくなる現象を防止し得る。
【００５０】
本発明は前記実施例に限定されず、本発明の技術的思想内で当業者により多くの変形が可能なのは明白である。
【図面の簡単な説明】
【図１】従来の半導体装置の多層配線形成方法を説明するための断面図である。
【図２】従来の半導体装置の多層配線形成方法を説明するための断面図である。
【図３】従来の半導体装置の多層配線形成方法を説明するための断面図である。
【図４】本発明の第１実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図５】本発明の第１実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図６】本発明の第１実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図７】本発明の第２実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図８】本発明の第２実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図９】本発明の第２実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図１０】本発明の第３実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図１１】本発明の第３実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図１２】本発明の第３実施例による半導体装置の多層配線形成方法を説明するための断面図である。
【図１３】本発明の第４実施例よる半導体装置の多層配線形成方法を説明するための断面図である。
【図１４】本発明の第４実施例よる半導体装置の多層配線形成方法を説明するための断面図である。
【図１５】本発明の第４実施例よる半導体装置の多層配線形成方法を説明するための断面図である。
【符号の説明】
１１０ 半導体基板
１２０ 第１絶縁膜
１３０ 導電膜パターン
１４０ 第２絶縁膜
１５０ａ 第１下部導電膜パターン
１５０ｂ 第２下部導電膜パターン
１６０ａ 第３絶縁膜パターン
１７０ａ 平坦化層
１８０ 第４絶縁膜パターン
１９０ａ 上部導電膜パターン
Claims (24)
- 第１絶縁膜の形成された半導体基板上にＹ１の厚さを有する導電膜パターンを形成する段階と、
前記導電膜パータンの形成された結果物の全面に第２絶縁膜を形成する段階と、
前記第２絶縁膜上に前記導電膜パターンから少なくとも３×Ｙ１の距離ほど離隔されながら前記導電膜パターンより薄い厚さを有する下部導電膜パターンを形成する段階と、
前記下部導電膜パターンの形成された結果物の全面に第３絶縁膜を形成する段階と、
前記導電膜パターン及び前記下部導電膜パターン上部の第３絶縁膜を露出させるよう前記第３絶縁膜上にＳＯＧからなる平坦化層を形成する段階と、
前記平坦化層上に第４絶縁膜を形成する段階と、
前記第４絶縁膜及び前記第３絶縁膜を食刻して前記下部導電膜パターンを露出させるブァイアホール形成する段階と、
前記ブァイアホールを通じて前記下部導電膜パターンと接触される上部導電膜パターンを形成する段階とを含むことを特徴とする半導体装置の多層配線形成方法。 - 前記導電膜パターンが５０００乃至１００００Åの厚さを有することを特徴とする請求項１に記載の半導体装置の多層配線形成方法。
- 前記下部導電膜パターンが２×Ｙ１／３以下の厚さを有することを特徴とする請求項１に記載の半導体装置の多層配線形成方法。
- 前記平坦化層を形成する段階が、前記第３絶縁膜上にＳＯＧ膜を形成する段階と、前記ＳＯＧ膜をべークする段階と、前記導電膜パターン及び前記下部導電膜パターン上部の前記第３絶縁膜が露出されるよう前記ＳＯＧ膜をエッチバックする段階とを含めてなることを特徴とする請求項１に記載の半導体装置の多層配線形成方法。
- 前記べークする段階が１５０乃至４００℃温度の範囲で行われることを特徴とする請求項４に記載の半導体装置の多層配線形成方法。
- 前記ＳＯＧが有機基を含有することをことを特徴とする請求項１に記載の半導体装置の多層配線形成方法。
- 第１絶縁膜の形成された半導体基板上にＹ３の厚さを有する導電膜パターンを形成する段階と、
前記導電膜パターンの形成された結果物の全面に第２絶縁膜を形成する段階と、
前記導電膜パターンを覆いながら前記導電膜パターンから少なくとも３×Ｙ３の距離まで延長された第１下部導電膜パターンと、前記第１下部導電膜パターンから所定間隔離隔された第２下部導電膜パターンを各々前記導電膜パターンより薄い厚さで前記第２絶縁膜上に形成する段階と、
前記第１及び第２下部導電膜パターンの形成された結果物の全面に第３絶縁膜を形成する段階と、
前記導電膜パターン及び前記第２下部導電膜パターン上部の第３絶縁膜を露出させるよう前記第３絶縁膜上にＳＯＧからなる平坦化層を形成する段階と、
前記平坦化層上に第４絶縁膜を形成する段階と、
前記第４絶縁膜及び第３絶縁膜を食刻して前記第２下部導電膜パターンを露出させるブァイアホールを形成する段階と、
前記ブァイアホールを通じて前記第２下部導電膜パターンと接触される上部導電膜パターンを形成する段階とを含むことを特徴とする半導体装置の多層配線形成方法。 - 前記導電膜パターンが５０００乃至１００００Åの厚さを有することを特徴とする請求項７に記載の半導体装置の多層配線形成方法。
- 前記第１下部導電膜パターン及び前記第２下部導電膜パターンが各々２×Ｙ３／３以下の厚さを有することを特徴とする請求項７に記載の半導体装置の多層配線形成方法。
- 前記平坦化層を形成する段階が、前記第３絶縁膜上にＳＯＧ膜を形成する段階と、前記ＳＯＧ膜をべークする段階と、前記第１下部導電膜パターン及び前記第２下部導電膜パターン上の前記第３絶縁膜が露出されるよう前記ＳＯＧ膜をエッチバックする段階とを含めてなることを特徴とする請求項７に記載の半導体装置の多層配線形成方法。
- 前記べークする段階が１５０乃至４００℃温度の範囲で行われることを特徴とする請求項１０に記載の半導体装置の多層配線形成方法。
- 前記ＳＯＧが有機基を含有することを特徴とする請求項７に記載の半導体装置の多層配線形成方法。
- 第１絶縁膜の形成された半導体基板上にＹ５の厚さを有する導電膜パターンを形成する段階と、
前記導電膜パターンの形成された結果物の全面に第２絶縁膜を形成する段階と、
前記導電膜パターンの上部に前記導電膜パターンの端部から少なくとも３×Ｙ５の距離ほど離隔された第１下部導電膜パターンと、前記導電膜パターンの端部から少なくとも３×Ｙ５の距離ほど離隔された第２下部導電膜パターンを各々前記導電膜パターンより薄い厚さで前記第２絶縁膜上に形成する段階と、
前記第１及び第２下部導電膜パターンの形成された結果物の全面に第３絶縁膜を形成する段階と、
前記導電膜パターン及び前記第２下部導電膜パターン上部の第３絶縁膜を露出させるよう前記第３絶縁膜上にＳＯＧからなる平坦化層を形成する段階と、
前記平坦化層上に第４絶縁膜を形成する段階と、
前記第４絶縁膜及び第３絶縁膜を食刻して前記第２下部導電膜パターンを露出させるブァイアホールを形成する段階と、
前記ブァイアホールを通じて前記第２下部導電膜パターンと接触する上部導電膜パターンを形成する段階とを含むことを特徴とする半導体装置の多層配線形成方法。 - 前記導電膜パターンが５０００乃至１００００Åの厚さを有することを特徴とする請求項１３に記載の半導体装置の多層配線形成方法。
- 前記第１下部導電膜パターン及び前記第２下部導電膜パターンが２×Ｙ５／３以下の厚さを有することを特徴とする請求項１３に記載の半導体装置の多層配線形成方法。
- 前記平坦化層を形成する段階が、前記第３絶縁膜上にＳＯＧ膜を形成する段階と、前記ＳＯＧ膜をべークする段階と、前記第１下部導電膜パターン及び前記第２下部導電膜パターン上の前記第３絶縁膜が露出されるよう前記ＳＯＧ膜をエッチバックする段階とを含めてなることを特徴とする請求項１３に記載の半導体装置の多層配線形成方法。
- 前記べークする段階が１５０乃至４００℃温度の範囲で行われることを特徴とする請求項１６に記載の半導体装置の多層配線形成方法。
- 前記ＳＯＧが有機基を含有することを特徴とする請求項１３に記載の半導体装置の多層配線形成方法。
- 第１絶縁膜の形成された半導体基板上にダミーパターンを形成する段階と、
前記ダミーパターンの形成された結果物の全面に第２絶縁膜を形成する段階と、
前記ダミーパターンの形成されない部分の前記第２絶縁膜上に前記ダミーパターンより一層厚いＹ７の厚さを有する導電膜パターンを形成する段階と、
前記導電膜パターンの形成された結果物の全面に第３絶縁膜を形成する段階と、
前記導電膜パターン上の前記第３絶縁膜上に前記導電膜パターンより薄く第１下部導電膜パターンを形成すると共に、前記ダミーパターンを間において前記導電膜パターンと対向するよう前記第３絶縁膜上に前記第１下部導電膜パターンと同一の厚さの第２下部導電膜パターンを形成する段階と、
前記第１及び第２下部導電膜パターンの形成された結果物の全面に第４絶縁膜を形成する段階と、
前記第１及び第２下部導電膜パターン上の前記第４絶縁膜を露出させるよう前記第４絶縁膜上にＳＯＧからなる平坦化層を形成する段階と、
前記平坦化層上に第５絶縁膜を形成する段階と、
前記第５絶縁膜及び前記第４絶縁膜を食刻することで前記第２下部導電膜パターンを露出させるブァイアホールを形成する段階と、
前記ブァイアホールを通じて前記第２下部導電膜パターンと接触される上部導電膜パターンを形成する段階とを含むことを特徴とする半導体装置の多層配線形成方法。 - 前記導電膜パターンが５０００乃至１００００Åの厚さを有することを特徴とする請求項１９に記載の半導体装置の多層配線形成方法。
- 前記第１下部導電膜パターン及び第２下部導電膜パターンが２×Ｙ７／３以下の厚さを有することを特徴とする請求項１９に記載の半導体装置の多層配線形成方法。
- 前記平坦化層を形成する段階が、前記第４絶縁膜上にＳＯＧ膜を形成する段階と、前記ＳＯＧ膜をべークする段階と、前記第１下部導電膜パターン及び前記第２下部導電膜パターン上の前記第４絶縁膜が露出されるよう前記ＳＯＧ膜をエッチバックする段階とを含めてなることを特徴とする請求項１９に記載の半導体装置の多層配線形成方法。
- 前記べークする段階が１５０乃至４００℃の温度範囲で行われることを特徴とする請求項２２に記載の半導体装置の多層配線形成方法。
- 前記ＳＯＧが有機基を含有することを特徴とする請求項１９に記載の半導体装置の多層配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P2895 | 1997-01-30 | ||
| KR1019970002895A KR100230405B1 (ko) | 1997-01-30 | 1997-01-30 | 반도체장치의 다층 배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223759A JPH10223759A (ja) | 1998-08-21 |
| JP4068190B2 true JP4068190B2 (ja) | 2008-03-26 |
Family
ID=19496042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24280397A Expired - Fee Related JP4068190B2 (ja) | 1997-01-30 | 1997-09-08 | 半導体装置の多層配線形成方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6072225A (ja) |
| EP (2) | EP1868240A3 (ja) |
| JP (1) | JP4068190B2 (ja) |
| KR (1) | KR100230405B1 (ja) |
| CN (1) | CN1121717C (ja) |
| TW (1) | TW413920B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024280A (ja) * | 1999-07-13 | 2001-01-26 | Oki Electric Ind Co Ltd | 半導体光機能素子 |
| KR100351506B1 (en) * | 2000-11-30 | 2002-09-05 | Samsung Electronics Co Ltd | Method for forming insulation layer of semiconductor device |
| JP4159824B2 (ja) * | 2002-08-19 | 2008-10-01 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2007149842A (ja) * | 2005-11-25 | 2007-06-14 | Sanyo Electric Co Ltd | 半導体装置 |
| JP5481928B2 (ja) * | 2009-05-19 | 2014-04-23 | 株式会社リコー | 配線層レイアウト方法及び半導体装置 |
| KR102138149B1 (ko) * | 2019-08-29 | 2020-07-27 | 솔브레인 주식회사 | 박막 형성용 성장 억제제, 이를 이용한 박막 형성 방법 및 이로부터 제조된 반도체 기판 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068711A (en) * | 1989-03-20 | 1991-11-26 | Fujitsu Limited | Semiconductor device having a planarized surface |
| JP3128811B2 (ja) * | 1990-08-07 | 2001-01-29 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US5290399A (en) | 1991-02-05 | 1994-03-01 | Advanced Micro Devices, Inc. | Surface planarizing methods for integrated circuit devices |
| JP3202280B2 (ja) * | 1991-11-21 | 2001-08-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5384483A (en) * | 1992-02-28 | 1995-01-24 | Sgs-Thomson Microelectronics, Inc. | Planarizing glass layer spaced from via holes |
| US5455205A (en) * | 1992-03-25 | 1995-10-03 | Matsushita Electric Industrial Co., Ltd. | Method of producing semiconductor device |
| US5264387A (en) * | 1992-10-27 | 1993-11-23 | International Business Machines Corporation | Method of forming uniformly thin, isolated silicon mesas on an insulating substrate |
| US5403780A (en) * | 1993-06-04 | 1995-04-04 | Jain; Vivek | Method enhancing planarization etchback margin, reliability, and stability of a semiconductor device |
| JPH0778818A (ja) * | 1993-09-07 | 1995-03-20 | Nec Corp | 半導体装置 |
| US5372968A (en) * | 1993-09-27 | 1994-12-13 | United Microelectronics Corporation | Planarized local oxidation by trench-around technology |
| US5777258A (en) * | 1996-09-03 | 1998-07-07 | Soon; Min Tet | Firearm barrel cleaning cartridge |
-
1997
- 1997-01-30 KR KR1019970002895A patent/KR100230405B1/ko not_active IP Right Cessation
- 1997-07-29 TW TW086110772A patent/TW413920B/zh not_active IP Right Cessation
- 1997-08-22 EP EP07113454A patent/EP1868240A3/en not_active Withdrawn
- 1997-08-22 EP EP97306422A patent/EP0858104A3/en not_active Ceased
- 1997-08-29 CN CN97118002A patent/CN1121717C/zh not_active Expired - Fee Related
- 1997-09-08 JP JP24280397A patent/JP4068190B2/ja not_active Expired - Fee Related
- 1997-09-15 US US08/929,591 patent/US6072225A/en not_active Expired - Lifetime
-
2000
- 2000-04-19 US US09/550,363 patent/US6346473B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1189686A (zh) | 1998-08-05 |
| EP0858104A3 (en) | 1998-12-16 |
| KR100230405B1 (ko) | 1999-11-15 |
| US6072225A (en) | 2000-06-06 |
| EP1868240A3 (en) | 2008-08-06 |
| KR19980067050A (ko) | 1998-10-15 |
| EP0858104A2 (en) | 1998-08-12 |
| US6346473B1 (en) | 2002-02-12 |
| EP1868240A2 (en) | 2007-12-19 |
| JPH10223759A (ja) | 1998-08-21 |
| TW413920B (en) | 2000-12-01 |
| CN1121717C (zh) | 2003-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0779106B2 (ja) | 半導体集積回路の製造方法 | |
| JP3700460B2 (ja) | 半導体装置およびその製造方法 | |
| KR100333382B1 (ko) | 반도체 장치의 다층금속배선 형성방법 | |
| JP4068190B2 (ja) | 半導体装置の多層配線形成方法 | |
| KR100220297B1 (ko) | 다층금속 배선구조의 콘택제조방법 | |
| US6143644A (en) | Method to prevent passivation from keyhole damage and resist extrusion | |
| US20060141776A1 (en) | Method of manufacturing a semiconductor device | |
| JPH1174174A (ja) | 半導体装置の製造方法 | |
| KR100290466B1 (ko) | 반도체소자의 제조방법 | |
| JPH0570301B2 (ja) | ||
| JPS6313347B2 (ja) | ||
| KR0134108B1 (ko) | 반도체 소자의 제조방법 | |
| JPH0587973B2 (ja) | ||
| JPS6322067B2 (ja) | ||
| KR100193889B1 (ko) | 반도체 소자의 비아홀 형성방법 | |
| JPH07161720A (ja) | 半導体装置及びその製造方法 | |
| KR100450845B1 (ko) | 반도체 소자 제조 방법 | |
| JPS6326544B2 (ja) | ||
| KR20040060555A (ko) | 반도체 소자의 패턴 구조 및 그 형성 방법 | |
| JPH08213393A (ja) | 平坦化方法 | |
| JPH05160126A (ja) | 多層配線形成法 | |
| JPH05235175A (ja) | 半導体装置の製造方法 | |
| JPS63110728A (ja) | エツチングマスクの形成方法 | |
| JPH05102144A (ja) | 半導体装置の製造方法 | |
| JPS6278855A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040114 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060629 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070824 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071217 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080110 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140118 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |