CN1121717C - 制作半导体器件中多层互连的方法 - Google Patents

制作半导体器件中多层互连的方法 Download PDF

Info

Publication number
CN1121717C
CN1121717C CN97118002A CN97118002A CN1121717C CN 1121717 C CN1121717 C CN 1121717C CN 97118002 A CN97118002 A CN 97118002A CN 97118002 A CN97118002 A CN 97118002A CN 1121717 C CN1121717 C CN 1121717C
Authority
CN
China
Prior art keywords
layer
separator
lower conductiving
make
sog
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN97118002A
Other languages
English (en)
Other versions
CN1189686A (zh
Inventor
张胜铉
金锡泰
朴永薰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1189686A publication Critical patent/CN1189686A/zh
Application granted granted Critical
Publication of CN1121717C publication Critical patent/CN1121717C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

制作半导体器件中多层互连的方法，在包括第一隔离层的衬底上制作厚度为Y1的导电层图形。在产物的整个表面上制作第二隔离层。在第二隔离层上制作厚度为(2×Y1)/3的与导电层图形相隔至少3×Y1的下导电层图形。在产物的整个表面上制作第三隔离层。在第三隔离层上制作由旋涂玻璃组成的整平层以暴露导电层图形和下导电层图形上的第三隔离层。可防止在台阶部位的SOG上产生微裂纹。

Description

制作半导体器件中多层互连的方法
本发明涉及到半导体器件制造方法，更确切地说是涉及到用整平层旋涂(SOG)玻璃制作半导体器件中多层互连的方法。
由于半导体器件及其内部电路的复杂性，对半导体器件的速度、成品率和可靠性有明显影响的半导体器件互连已采用多层结构。这种多层互连方法必须附带有整平工序以便提高光刻分辨率和焦深。特别是采用SOG的整平工艺，由于比之其它整平工艺它具有低成本、工艺简单、无需有毒气体以及缺陷密度小的优点，新近已被广泛地应用于半导体器件制造工艺。
在采用SOG的整平工艺中，通常将液态SOG涂覆在半导体衬底上，然后在150-400℃的范围中焙烧以驱除溶剂和潮气。在这一工艺过程中，SOG被凝聚故在SOG层上产生张应力，从而在SOG层上产生微细裂纹。更确切地说，此现象在大约3000埃或更厚的SOG层上变得严重。主要在邻近于半导体片子边缘的半导体器件(芯片)区上，SOG层形成得更厚。由于光刻中半导体片子的边缘不暴露，故当连续淀积薄膜时，就在半导体片子边缘与其用来制作半导体器件的邻近区域之间形成2.0μm或更大的非常大的台阶。因此，此区域中形成的SOG层为2.0μm或更厚，从而更易于破裂。
为了减少这种微裂纹，通常使用含有甲基(CH3 -)或苯基(C6H5 -)之类的有机基的SOG。含有有机基的SOG被称为有机SOG，而不含有机基的SOG被称为无机SOG。有机SOG比无机SOG更易挥发且更难保持。由于克服了这些问题，在制作半导体器件多层互连的方法中，使用有机SOG的整平工艺比使用无机SOG的整平工艺被更广泛地采用。
图1、2和3剖面图示出了用来制作半导体器件中多层互连的常规方法。
图1示出了制作第一隔离层20、导电层图形30、第二隔离层40、下导电层图形50a、50b和50c、第三隔离层60以及SOG层70的步骤。
首先，在其上制作有第一隔离层20的半导体衬底10上制作导电层图形30。然后在得到的包括导电层图形30的整个表面上制作厚度均匀的第二隔离层40。此处，由于导电层图形30的厚度而造成在第二隔离层图形40的表面上形成台阶。因此，其上制作有第三隔离层40的产物被分成第一区H和第二区L，其中半导体衬底10的表面与第二隔离层40的表面之间的高度，在H区中较大而在L区中较小。如上所述，主要在半导体片子边缘及其用来制作半导体器件的邻近区之间的边界处产生第二隔离层40的台阶。
接着，在第二隔离层40上制作下导层图形50a、50b和50c。此处，第一下导电层图形50a制作在第一区H中，而第二和第三下导电层图形50b和50c制作在第二区L中。第二下导电层图形50b位于第一和第三下导电层图形50a和50c之间。
在包括下导电层图形50a、50b和50c的产物的整个表面上，制作厚度均匀的第三隔离层60。然后借助于用旋涂法在第三隔离层60上涂覆无机或有机SOG而制作SOG层70。此处，SOG由于其很高的流动性而流入第二区L，使第二区L中的SOG层厚于第一区H中的SOG层。因此，SOG层70较平整，且在邻近于第一区H的第二区L中最厚。邻近于第一区H的第二区L被标以“A”，以下称为“A区”。
然后，为从SOG层70清除溶剂和潮气而将SOG层70在150-400℃焙烧。此处，A区中的SOG层70易于形成微裂纹。虽然借助于制作有机SOG而不是无机SOG的SOG层70可减少微裂纹，但除非SOG层70较薄，否则不可能有效地减少应力引起的微裂纹。
图2示出了制作整平层70a、第四隔离层80和光抗蚀剂层图形90a的步骤。
借助于使SOG层70的整个表面均匀地深腐蚀(etch back)到预定深度直至第三下导电层图形50c上的第三隔离层60暴露出来，而制作整平层70a。深腐蚀的目的是进一步整平SOG层70的表面并减小稍后制作的通孔的纵横比。
此处，由于第一下导电层图形50a上的SOG层70比第三下导电层图形50c上的更薄，故第一下导电层图形50a上的第三隔离层60明显暴露出来。但由于第二下导电层图形50b上的SOG层70比第三导电层图形50c上的更厚，故第二下导电图形50b上的第三隔离层60不暴露。A区中的整平层70a仍然最厚，因而在后续的热处理中易于形成微裂纹。接着，在其中制作了整平层70a的产物的整个表面上制作第四隔离层80，并在第四隔离层80上制作光抗蚀剂层图形90a以便暴露第二和第三下导电层图形50b和50c上的第四隔离层80。
图3示出了制作第四隔离层图形80a、整平层图形70b、第三隔离层图形60a以及上导电层图形100a和100b的步骤。
借助于用光敏层图形90a作为腐蚀掩模而相继腐蚀第四隔离层80、整平层70a以及第三隔离层60，制作带有分别用来暴露第二和第三下导电层图形50b和50c的通孔的第四隔离层图形80a、整平层图形70b以及第三隔离层图形60a。
此处，为了同时暴露第二和第三下导电层图形50b和50c，第二下导电层图形50b的上部应进一步腐蚀。因此，当为了暴露第三下导电层图形50c而执行腐蚀时，第二下导电层图形50b可能不被暴露。另一方面，当为了暴露第二下导电层图形50b而执行腐蚀时，第三导电层图形50c的上部可能被过腐蚀。此时，用来暴露第三下导电层图形50c的通孔变宽，导致通孔及其相邻通孔(未示出)之间连通，或将不应暴露的另一导电层暴露。
而且，若为了减少A区中整平层70a上的微裂纹而如图1所述SOG层70由有机SOG构成，则在制作用来暴露第二下导电层图形50b的通孔过程中会产生高分子物质，且这些高分子物质局部地积累在第二下导电层图形50b上，从而增大接触电阻。高分子物质的形成原因是有机SOG的Si和O组分被用作一般腐蚀气体的氟化碳气体CF4或C2F6以SiF4和CO2的状态蒸发掉了，而有机SOG的有机组分不被氟化碳气体清除。
然后在第四隔离层图形80a上制作第一和第二上导电层图形100a和100b，以便通过通孔分别与第二和第三下导电层图形50b和50c形成接触。
如上所述，根据用来制作半导体器件中多层互连的常规方法，A区中的整平层70a易于形成微裂纹，且第二下导电层图形50b不与第一上导电层图形100a形成接触，或暴露第三下导电层图形50c的通孔大于预计的尺寸。
本发明的目的是提供一种制作半导体器件中多层互连以防止各步骤中形成厚的整平层的方法。
为了达到上述目的，在根据本发明第一实施例的制作半导体器件多层互连的方法中，在包括第一隔离层的半导体衬底上制作厚度为Y1的导电层图形。在包括导电层图形的产物的整个表面上制作第二隔离层，并在第二隔离层上制作比导电层图形更薄的且与导电层图形相隔至少3倍Y1的下导电层图形。在包括下导电层图形的产物的整个表面上制作第三隔离层。在第三隔离层上制作旋涂玻璃(SOG)整平层以暴露导电层图形上的第三隔离层和下导电层图形，并在整平层上制作第四隔离层。在借助于腐蚀第四和第三隔离层而制作暴露下导电层图形的通孔之后，制作一个上导电层图形以便通过通孔与下导电层图形形成接触。
根据本发明第二实施例的制作半导体器件中多层互连的方法，第二隔离层上的下导电层图形可分隔地制作成从导电层图形端部至少延伸3倍的Y3的覆盖导电层图形的第一下导电层图形以及与第一下导电层图形分隔预定距离的第二下导电层图形。
根据本发明第三实施例的制作半导体器件中多层互连的方法，导电层图形的宽度被增大到Z，且第二隔离层上的下导电层图形被分隔地制作成位于导电层图形上方且与导电层图形端部分隔至少3倍Y5的第一下导电层图形以及与导电层图形端部分隔至少3倍Y5的第二下导电层图形。
下导电层图形以及第一和第二下导电层图形基本上薄于2倍Y3。
根据本发明第四实施例的制作半导体器件中多层互连的方法，在包括第一隔离层的半导体衬底上制作一个虚拟图形。在包括虚拟图形的产物的整个表面上制作第二隔离层，并在没有虚拟图形的第二隔离层上制作厚度Y大于虚拟图形厚度的导电层图形。在包括导电层图形的产物的整个表面上制作第三隔离层。在导电层图形上的第三隔离层上制作比导电层图形薄的第一下导电层图形，且同时在第三隔离层上制作面对导电层图形且与第一下导电层图形同样厚度的第二下导电层图形，其中的虚拟图形插入在第一下导电层图形与第二下导电层图形之间。在包括第一和第二下导电层图形的产物的整个表面上制作第四隔离层。在第四隔离层上制作由旋涂玻璃(SOG)组成的整平层以暴露第一和第二下导电层图形上的第四隔离层。在整平层上制作第五隔离层。在借助于腐蚀第五和第四隔离层而制作暴露第二下导电层图形的通孔之后，制作一个上导电层图形以便通过通孔与第二下导电层图形形成接触。
借助于参照附图对本发明最佳实施例的详细描述，本发明的目的和优点将变得更为明显，在这些附图中：
图1、2和3剖面图示出了制作半导体器件中多层互连的常规方法；
图4、5和6剖面图示出了根据本发明一个实施例的制作半导体器件中多层互连的方法；
图7、8和9剖面图示出了根据本发明另一实施例的制作半导体器件中多层互连的方法；
图10、11和12剖面图示出了根据本发明又一实施例的制作半导体器件中多层互连的方法；
图13、14和15剖面图示出了根据本发明再一实施例的制作半导体器件中多层互连的方法。
实施例1
图4、5和6剖面图示出了根据本发明一个实施例的制作半导体器件中多层互连的方法。
图4示出了制作第一隔离层120、导电层图形130、第二隔离层140以及下导电层图形150a和150b的步骤。首先，在包括厚度为1000-5000埃的第一隔离层120的半导体衬底110上制作厚度Y1为5000-10000埃的导电层图形130。然后在其上制作了导电层图形130的产物的整个表面上制作厚度为1000-5000埃的第二隔离层140。此处，由于导电层图形130的厚度而在第二隔离层140的表面上产生台阶。因此，其上制作了第二隔离层140的产物被分成第一区H1和第二区L1，在区H1中，半导体衬底110表面与第二隔离层140表面之间的高度较大，而在区L1中高度较小。接着，在第二隔离层140上制作厚度Y2为(2×Y1)/3或更小的下导电层。
借助于对下导电层进行图形化直至第二隔离层140暴露出来而制作第一和第二下导电层图形150a和150b，使前者与导电层图形130分隔至少3倍Y1(Z1)，而后者与第一下导电层图形150a分隔一个预定距离。此处，第一下导电层图形150a位于导电层图形130和第二下导电层图形150b之间。
图5示出了制作第三隔离层160和整平层170a的步骤。在其上制作有下导电层图形150a、150b和150c的产物的整个表面上制作第三隔离层160。然后借助于用旋涂方法将无机或有机SOG涂覆在第三隔离层160上而制作SOG层170并在150-400℃范围内进行焙烧。
此时，SOG层170的表面相当平整且在第二区L1邻近第一区H1的边界处最厚。但由于与现有技术相反，在导电层图形130上不存在图1的下导电层图形50a，故第三隔离层160上的台阶比现有技术的小。结果，形成于第二区L1邻近第一区H1的边界处的SOG层170就比现有技术的更薄。因此，在后续的热处理及SOG层170的焙烧过程中就防止了在SOG层170上产生裂纹。
然后，借助于将SOG层170的整个表面深腐蚀到一个预定深度直至第二下导电层图形150b上的第三隔离层160暴露出来，而制作整平层170a。此处，由于导电层图形130上的SOG层170比第二下导电层图形150b上的更薄，故导电层图形130被明显暴露。此外，由于第三隔离层160上的台阶比现有技术的小，且第一下导电层图形150a与导电层图形130分隔至少3倍Y1，故与现有技术相反，第一下导电层图形150a上的SOG层170与第二下导电层图形150b上的同样厚。因此，当第二下导电层图形150b上的第三隔离层160被暴露时，由于第一导电层图形150a上的第三隔离层160的暴露而在第一下导电层图形150a上不存在整平层170a。
图6示出了制作第四隔离层图形180、第三隔离层图形160a以及上导电层图形190a和190b的步骤。首先，在整平层170a上制作厚度为4000-7000埃的第四隔离层。然后借助于相继腐蚀下导电层图形150a和150b上的第四隔离层和第三隔离层160而制作带有用来暴露下导电层图形150a和150b的通孔的第四隔离层图形180和第三隔离层图形160a。此时，由于在第一下导电层图形150a上没有整平层170a，故在制作通孔的过程中不出现通常的问题。然后在第四隔离层图形180上制作上导电层图形190a和190b，以便通过通孔分别与下导电层图形150a和150b形成接触。
实施例2
图7、8和9剖面图示出了根据本发明第二实施例的制造半导体器件中多层互连的方法。
本发明第二实施例不同于第一实施例之处在于第二隔离层240上的下导电图形包括从导电层图形230端部延伸3倍Y3(Z2)的覆盖导电层图形230的一个第一下导电层图形250a以及与第一下导电层图形250a分隔一个预定距离的一个第二下导电层图形250b。
图7示出了制作第一隔离层220、导电层图形230、第二隔离层240以及下导电层图形250a、250b和250c的步骤。首先，在包括厚度为1000-5000埃的第一隔离层220的半导体衬底210上制作厚度Y3为5000-10000埃的导电层图形230。然后，在其上制作有导电层图形230的产物的整个表面上制作厚度为1000-5000埃的第二隔离层240。此处，由于导电层图形230的厚度而在第二隔离层240的表面上产生台阶。因此，其上制作有第二隔离层240的产物被分成第一区H2和第二区L2，其中区H2中的半导体衬底210表面与第二隔离层240表面之间的高度较大，而区L2中的高度较小。接着，在第二隔离层240上制作厚度Y4为(2×Y3)/3或更小的下导电层。
借助于对下导电层进行图形化直至第二隔离层240暴露出来，将第一导电层图形250a制作成从导电层图形230延伸至少3倍Y3(Z2)覆盖导电层图形230，而第二和第三下导电层图形250b和250c被制作成分别离开第一下导电层图形250a一个预定距离。此处，第二下导电层图形250b位于第一和第三下导电层图形250a和250c之间。
图8示出了制作第三隔离层260和整平层270a的步骤。在带有下导电层图形250a、250b和250c的产物的整个表面上制作厚度均匀的第三隔离层260。然后借助于用旋涂方法在第三隔离层260上涂覆无机或有机SOG而制作SOG层170，并在150-400℃范围内进行焙烧。
与现有技术相反，由于第一下导电层图形250a从导电层图形230延伸至少3倍Y3覆盖着导电层图形230，故在邻近第一区H2的第二区L2中的第三隔离层260上的台阶比现有技术中的低。因此，在邻近第一区H2的第二区L2中的SOG层270比现有技术中的更薄，从而防止了在后续的热处理以及SOG层270的焙烧过程中在SOG层270上形成微裂纹。
借助于使SOG层270的整个表面深腐蚀到一个预定深度，直至第三下导电层图形250c上的第三隔离层260暴露出来，从而制作整平层270a。此处，由于导电层图形230的SOG层270比第三下导电层图形250c上的更薄，故导电层图形230上的第三隔离层260也暴露出来。与现有技术相反，由于第二下导电层图形250b被第一下导电层图形250a充分地分隔于导电层图形230，故第三隔离层230上的台阶很小，而第二下导电层图形250b上的SOG层270同第三下导电层图形250c上的同样厚。当第三下导电层图形250c上的第三隔离层260被暴露时，也暴露了第二导电层图形250b上的第三隔离层260，因此在第二下导电层图形250b上不存在整平层270a。
图9示出了制作第四隔离层图形280、第三隔离层图形260a以及上导电层图形290a和290b的步骤。首先，在整平层270a上制作厚度为3000-7000埃的第四隔离层。然后，借助于相继腐蚀第二和第三下导电层图形250b和250c上的第四隔离层和第三隔离层260，使第四隔离层图形280和第三隔离层图形260a分别具有用来暴露第二和第三隔离250b和250c的通孔。此处，由于在第二下导电层图形250b上不存在整平层270a，故在制作通孔的过程中不发生通常的问题。然后，在第四隔离层图形280上制作上导电层图形290a和290b，以便通过通孔与第二和第三导电层图形250b和250c形成接触。
实施例3
图10、11和12剖面图示出了根据本发明第三实施例的制造半导体器件中多层互连的方法。
本发明第三实施例不同于第一实施例之处在于导电层图形330的宽度被增大了Z3，且第二隔离层340上的下导电层图形包括制作在导电层图形330上且与导电层图形330端部分隔至少3倍Y5(Z3)的一个第一下导电层图形350a和与导电层图形330端部分隔至少3倍Y5(Z3′)的一个第二下导电层图形350b。
图10示出了制作第一隔离层320、导电层图形330、第二隔离层340以及下导电层图形350a、350b和350c的步骤。首先，在包括厚度为1000-5000埃的第一隔离层320的半导体衬底310上制作厚度Y5为5000-10000埃的导电层图形330。然后在包括导电层图形330的产物的整个表面上制作厚度为1000-5000埃的第二隔离层340。此处，由于导电层图形330的厚度而在第二隔离层340表面上形成台阶。因此，其上制作有第二导电层图形340的产物被分成第一区H3和第二区L3，其中在区H3中半导体衬底310表面和第二隔离层340表面之间的高度较大，而区L3中的高度较小。接着，在第二隔离层340上制作厚度为Y6的下导电层。此处的Y6小于(2×Y5)/3。
然后，借助于对下导电层进行图形化直至第二隔离层340暴露出来，而在导电层图形330的第二隔离层340上制作与导电层图形330端部相隔至少3倍Y5(Z3)的第一下导电层图形350a，且同时在第二隔离层340上制作第二和第三下导电层图形350b和350c，使前者与导电层图形330相隔至少3倍Y5(Z3′)而后者与第二下导电层图形350b相隔一个预定的距离。此处，第二下导电层图形350b位于第一和第三下导电层图形350a和350c之间。
图11示出了制作第三隔离层360和整平层370a的步骤。首先，在包括下导电层图形350a、350b和350c的产物的整个表面上制作预定厚度的第三隔离层360。然后借助于用旋涂方法在第三隔离层360上涂覆无机或有机SOG而制作SOG层370，并在150-400℃范围内进行焙烧。
此处，虽然第一下导电层图形350a制作在导电层图形330上，由于与现有技术相反，它与导电层图形330端部相隔至少3倍Y5，故取消了邻近于第二区L3的第一区H3。因此，如实施例1所述，比起现有技术来，在邻近第一区H1的第二区L3中制作的SOG层370较薄，从而在后续的热处理以及SOG层370的焙烧过程中防止了SOG层370上形成微裂纹。
然后，借助于将SOG层370的整个表面腐蚀到一预定深度直至第三下导电层图形350c上的第三隔离层360暴露出来，而制作整平层370a。此处，如实施例1所述，由于第二下导电层图形350b被制作成与导电层图形相隔至少3倍Y5，故当第三下导电层图形350c上的第三隔离层360被暴露时，第二下导电层图形350b上的第三隔离层360也被暴露。结果，在第二下导电层图形350b上不存在整平层370a。
图12示出了制作第四隔离层图形380、第三隔离层图形360a以及上导电层图形390a和390b的步骤。首先，在整平层370a上制作厚度为3000-7000埃的第四隔离层。然后借助于相继腐蚀第二和第三下导电层图形350b和350c上的第四隔离层和第三隔离层360而制作带有用来暴露第二和第三下导电层图形350b和350c的通孔的第四隔离层图形380和第三隔离层图形360a。
与现有技术相反，由于在第二下导电层图形350b上没有整平层370a，故在制作通孔过程中不出现通常的问题。然后，在第四隔离层图形380上制作上导电层图形390a和390b，以便通过通孔分别与第二和第三下导电层图形350b和350c形成接触。
实施例4
图13、14和15剖面图示出了根据本发明第四实施例的制作半导体器件中多层互连的方法。
本发明第四实施例不同于第三实施例之处在于虚拟图形425制作在第一隔离层420上，且第一下导电层图形450a制作在导电层图形430上方的第三隔离层440上，此导电层图形更薄，同时在第三隔离层440上制作与第一下导电层图形450a同样厚的面对导电层图形430以虚拟图形425插于其间的第二下导电层图形450b。
图13示出了制作第一隔离层420、虚拟图形425、第二隔离层427、导电层图形430、第三隔离层440以及下导电层图形450a、450b和450c的步骤。首先，在包括厚度为1000-5000埃的第一隔离层420的半导体衬底410上制作厚度为1000-5000埃的虚拟图形425。此处，虚拟图形425可被集成。然后，在包括虚拟图形425的产物的整个表面上制作厚度为1000-5000埃的第二隔离层427。然后在第二隔离层427的设有虚拟图形的部位上制作厚度Y7为5000-10000埃(大于虚拟图形425的厚度)的导电层图形430。此处，导电层图形430被制作成与最远的虚拟图形425的端部相隔3倍Y7(24)。
然后，在其上制作有导电层图形430的产物的整个表面上制作第三隔离层440。此时，由于导电层图形430的厚度而在第三隔离层440的表面上形成台阶。因此，包括第三隔离层440的产物被分成第一区H4和第二区L4，其中在区H4中半导体衬底410表面和第三隔离层440表面之间的高度较大，而区L4中的高度较小。然后，在第三隔离层440上制作厚度为Y8的下导电层。Y8小于(2×Y7)/3。
借助于对下导电层进行图形化直至第三隔离层440暴露出来而在导电层图形430的第三隔离层440上制作第一下导电层图形450a，且同时在第三隔离层440上制作面对导电层图形430且与离导电层图形430最远的虚拟图形425相隔一个预定距离的第二和第三导电层图形450b和450c。此处，第二下导电层图形450b位于第一和第三导电层图形450a和450c之间。
图14示出了制作第四隔离层460和整平层470a的步骤。首先，在包括下导电层图形450a、450b和450c的产物上制作厚度均匀的第四隔离层460。然后，用旋涂方法在第四隔离层460上涂覆无机或有机SOG而制作SOG层470，并在150-400℃范围内进行焙烧。
此处，第四隔离层460上第一和第二区H4和L4之间边界处的台阶由于虚拟图形425而比现有技术中的小。因此，形成在邻近第一区H4的第二区L4中的SOG层470比现有技术中的更薄，从而在后续的热处理以及SOG层470的焙烧过程中防止了SOG层470上微裂纹的形成。
借助于对SOG层470的整个表面进行深腐蚀到一预定深度直至第三下导电层图形450c上的第四隔离层460暴露出来而制作整平层470a。
此处，由于第一导电层图形450a上的SOG层470比第三下导电层图形450c上的更薄，故第一下导电层图形450a上的第四隔离层460被暴露。由于第二下导电层图形450b被虚拟图形425有效地分隔于导电层图形430，故第二下导电层图形450b上的SOG层470与第三下导电层图形450c上的几乎同样厚。因此，当第三下导电层图形450c上的第四隔离层460被暴露时，由于第二下导电层图形450b上第四隔离层460的暴露而在第二下导电层图形450b上不存在整平层470。
图15示出了制作第五隔离层图形480、第四隔离层图形460a以及上导电层图形490a和490b的步骤。首先，在整平层470a上制作厚度为3000-7000埃的第五隔离层。然后借助于相继腐蚀第二和第三下导电层图形450b和450c上的第五隔离层和第四隔离层460而使第五隔离层图形480和第四隔离层图形460a制作成带有分别用来暴露第二和第三下导电层图形450b和450c的通孔。此处，由于在第二下导电层图形450b上没有整平层470a，故在制作通孔的过程中不出现通常的问题。然后在第五隔离层图形480上制作上导电层图形490a和490b，以便通过通孔分别与第二和第三下导电层图形450b和450c形成接触。
如上所述，在根据本发明的制作半导体器件中多层互连的方法中，由于台阶部位上的SOG层不厚，故在后续的热处理以及焙烧通孔的过程中避免了台阶部位SOG层上微裂纹的产生。此外，由于与上导电层图形相接触的下导电层图形上不存在整平层，故避免了下导电图形与上导电层图形之间的反常接触以及通孔尺寸的无意增大。
本发明不局限于上述各实施例，显然，本技术领域任何熟练人员都可能在本发明的范围与构思内作出各种改变。

Claims (24)

1.一种制作半导体器件中多层互连的方法，它包含下列步骤：
(a)在包括第一隔离层的半导体衬底上制作一个厚度为Y1的导电层图形；
(b)在包括导电层图形的产物的整个表面上制作一个第二隔离层；
(c)在第二隔离层上制作一个比导电层图形更薄且与导电层图形相隔至少3×Y1的下导电层图形；
(d)在包括下导电层图形的产物的整个表面上制作一个第三隔离层；
(e)在第三隔离层上制作一个由旋涂玻璃组成的SOG层以暴露导电层图形和下导电层图形上的第三隔离层；
(f)在SOG层上制作一个第四隔离层；
(g)借助于腐蚀第四和第三隔离层而制作通孔以暴露下导电层图形；以及
(h)制作一个上导电层图形以便通过通孔而与下导电层图形形成接触。
2.权利要求1的方法，其中导电层图形的厚度为5000-10000埃。
3.权利要求1的方法，其中的下导电层图形明显地薄于(2×Y1)/3。
4.权利要求1的方法，其中的步骤e包含下列子步骤：在第三隔离层上制作一个SOG层；对SOG层进行焙烧；以及对SOG层进行深腐蚀以暴露导电层图形和下导电层图形上的第三隔离层。
5.权利要求4的方法，其中的焙烧在150-400℃的温度下进行。
6.权利要求1的方法，其中的SOG含有一种有机物。
7.一种制作半导体中多层互连的方法，它包含下列步骤：
(i)在包括第一隔离层的半导体衬底上制作一个厚度为Y3的导电层图形；
(j)在包括导电层图形的产物的整个表面上制作一个第二隔离层；
(k)在第二隔离层上制作一个第一下导电层图形和一个第二下导电层图形，它们比导电层图形更薄，使第一下导电层图形从导电层图形端部延伸至少3×Y3，将导体层图形覆盖，且第二下导电层图形与第一下导电层图形相隔一个预定距离。
(e)在包括第一和第二下导电层图形的产物的整个表面上制作一个第三隔离层；
(m)在第三隔离层上制作一个由旋涂玻璃组成的SOG层以暴露导电层图形和第二下导电层图形上的第三隔离层；
(n)在SOG层上制作一个第四隔离层；
(o)借助于腐蚀第四和第三隔离层而制作通孔以暴露第二下导电层图形；以及
(p)制作一个上导电层图形以便通过通孔而与第二下导电层图形形成接触。
8.权利要求7的方法，其中导电层图形的厚度为5000-10000埃。
9.权利要求7的方法，其中的第一和第二下导电层图形明显地薄于(2×Y3)/3。
10.权利要求7的方法，其中的步骤m包含下列子步骤：在第三隔离层上制作一个SOG层；对SOG层进行焙烧；以及对SOG层进行深腐蚀以暴露第一和第二下导电层图形上的第三隔离层。
11.权利要求10的方法，其中的焙烧在150-400℃的温度下进行。
12.权利要求7的方法，其中的SOG含有一种有机物。
13.一种制作半导体中多层互连的方法，它包含下列步骤：
(q)在包括第一隔离层的半导体衬底上制作一个厚度为Y5的导电层图形；
(r)在包括导电层图形的产物的整个表面上制作一个第二隔离层；
(s)在第二隔离层上制作第一和第二下导电层图形，它们比导电层图形更薄，使第一下导电层图形位于导电层图形上方，且第一和第二下导电层图形沿相反的方向与导电层图形端部相隔至少3×Y5；
(t)在包括第一和第二下导电层图形的产物的整个表面上制作一个第三隔离层；
(u)在第三隔离层上制作一个由旋涂玻璃组成的SOG层以暴露导电层图形和第二下导电层图形上的第三隔离层；
(v)在SOG层上制作一个第四隔离层；
(w)借助于腐蚀第四和第三隔离层而制作通孔以暴露第二下导电层图形；以及
(x)制作一个上导电层图形以便通过通孔而与第二下导电层图形形成接触。
14.权利要求13的方法，其中导电层图形的厚度为5000-10000埃。
15.权利要求13的方法，其中的第一和第二下导电层图形明显地薄于(2×Y5)/3。
16.权利要求13的方法，其中的步骤u包含下列子步骤：在第三隔离层上制作一个SOG层；对SOG层进行焙烧；以及对SOG层进行深腐蚀以暴露第一和第二下导电层图形上的第三隔离层。
17.权利要求16的方法，其中的焙烧在150-400℃的温度下进行。
18.权利要求13的方法，其中的SOG含有一种有机物。
19.一种制作半导体中多层互连的方法，它包含下列步骤：
(a′)在包括第一隔离层的半导体衬底上制作一个虚拟图形；
(b′)在包括虚拟图形的产物的整个表面上制作一个第二隔离层；
(c′)在没有虚拟图形的第二隔离层上制作一个厚度明显地大于虚拟图形厚度的导电层图形；
(d′)在包括导电层图形的产物的整个表面上制作一个第三隔离层；
(e′)在导电层图形上的第三隔离层上制作一个比导电层图形薄的第一下导电层图形，同时在第三隔离层上制作一个面对导电层图形且与第一下导电层图形一样厚的第二下导电层图形，虚拟图形插入在第一下导电层图形和第二下导电层图形之间；
(f′)在包括第一和第二下导电层图形的产物的整个表面上制作一个第四隔离层；
(g′)在第四隔离层上制作一个由旋涂玻璃SOG组成的整平层以暴露第一和第二下导电层图形上的第四隔离层；
(h′)在整平层上制作一个第五隔离层；
(i′)借助于腐蚀第五和第四隔离层而制作通孔以暴露第二下导电层图形；以及
(j′)制作一个上导电层图形以便通过通孔而与第二下导电层图形形成接触，
其中所述导电层图形形成为与最远的虚拟图形的端部相隔导电层图形厚度的三倍，所述第二下导电层图形形成为与上述相距导电层图形最远的虚拟图形相隔预定距离，所述导电层图形与所述第二下导电层图形相隔至少导电层图形厚度的三倍。
20.权利要求19的方法，其中导电层图形的厚度为5000-10000埃。
21.权利要求19的方法，其中的第一和第二下导电层图形明显地薄于(2×Y7)/3。
22.权利要求19的方法，其中的步骤(g′)包含下列子步骤：在第四隔离层上制作一个SOG层；对SOG层进行焙烧；以及对SOG层进行深腐蚀以暴露第一和第二下导电层图形上的第四隔离层。
23.权利要求22的方法，其中的焙烧子步骤在150-400℃温度下进行。
24.权利要求19的方法，其中的SOG含有一种有机物。
CN97118002A 1997-01-30 1997-08-29 制作半导体器件中多层互连的方法 Expired - Fee Related CN1121717C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR2895/97 1997-01-30
KR1019970002895A KR100230405B1 (ko) 1997-01-30 1997-01-30 반도체장치의 다층 배선 형성방법
KR2895/1997 1997-01-30

Publications (2)

Publication Number Publication Date
CN1189686A CN1189686A (zh) 1998-08-05
CN1121717C true CN1121717C (zh) 2003-09-17

Family

ID=19496042

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97118002A Expired - Fee Related CN1121717C (zh) 1997-01-30 1997-08-29 制作半导体器件中多层互连的方法

Country Status (6)

Country Link
US (2) US6072225A (zh)
EP (2) EP0858104A3 (zh)
JP (1) JP4068190B2 (zh)
KR (1) KR100230405B1 (zh)
CN (1) CN1121717C (zh)
TW (1) TW413920B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024280A (ja) * 1999-07-13 2001-01-26 Oki Electric Ind Co Ltd 半導体光機能素子
KR100351506B1 (en) * 2000-11-30 2002-09-05 Samsung Electronics Co Ltd Method for forming insulation layer of semiconductor device
JP4159824B2 (ja) * 2002-08-19 2008-10-01 富士通株式会社 半導体装置及びその製造方法
JP2007149842A (ja) * 2005-11-25 2007-06-14 Sanyo Electric Co Ltd 半導体装置
JP5481928B2 (ja) * 2009-05-19 2014-04-23 株式会社リコー 配線層レイアウト方法及び半導体装置
KR102138149B1 (ko) * 2019-08-29 2020-07-27 솔브레인 주식회사 박막 형성용 성장 억제제, 이를 이용한 박막 형성 방법 및 이로부터 제조된 반도체 기판

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068711A (en) * 1989-03-20 1991-11-26 Fujitsu Limited Semiconductor device having a planarized surface
JP3128811B2 (ja) * 1990-08-07 2001-01-29 セイコーエプソン株式会社 半導体装置の製造方法
US5290399A (en) 1991-02-05 1994-03-01 Advanced Micro Devices, Inc. Surface planarizing methods for integrated circuit devices
JP3202280B2 (ja) * 1991-11-21 2001-08-27 株式会社東芝 不揮発性半導体記憶装置
US5384483A (en) * 1992-02-28 1995-01-24 Sgs-Thomson Microelectronics, Inc. Planarizing glass layer spaced from via holes
US5455205A (en) * 1992-03-25 1995-10-03 Matsushita Electric Industrial Co., Ltd. Method of producing semiconductor device
US5264387A (en) * 1992-10-27 1993-11-23 International Business Machines Corporation Method of forming uniformly thin, isolated silicon mesas on an insulating substrate
US5403780A (en) * 1993-06-04 1995-04-04 Jain; Vivek Method enhancing planarization etchback margin, reliability, and stability of a semiconductor device
JPH0778818A (ja) * 1993-09-07 1995-03-20 Nec Corp 半導体装置
US5372968A (en) * 1993-09-27 1994-12-13 United Microelectronics Corporation Planarized local oxidation by trench-around technology
US5777258A (en) * 1996-09-03 1998-07-07 Soon; Min Tet Firearm barrel cleaning cartridge

Also Published As

Publication number Publication date
EP1868240A3 (en) 2008-08-06
JP4068190B2 (ja) 2008-03-26
EP0858104A2 (en) 1998-08-12
JPH10223759A (ja) 1998-08-21
EP1868240A2 (en) 2007-12-19
KR100230405B1 (ko) 1999-11-15
US6072225A (en) 2000-06-06
US6346473B1 (en) 2002-02-12
KR19980067050A (ko) 1998-10-15
TW413920B (en) 2000-12-01
EP0858104A3 (en) 1998-12-16
CN1189686A (zh) 1998-08-05

Similar Documents

Publication Publication Date Title
CN1139971C (zh) 具有多层布线的半导体器件的制造方法
CN1265458C (zh) 具有形成在多层布线结构中电容器的半导体器件
KR100538749B1 (ko) 상호 접속 구조체, 및 로우-ｋ 유전체와 금속 도체 상호접속 구조체를 제조하는 방법
CN1275324C (zh) 半导体器件及其制造方法
CN1169209C (zh) 铝连接的制作方法
CN1139111C (zh) 半导体器件及其制造方法
CN101079408A (zh) 双镶嵌结构及其制造方法
CN1210361A (zh) 半导体装置及其制造方法
CN1187823C (zh) 半导体器件及其制造方法
CN1121717C (zh) 制作半导体器件中多层互连的方法
CN1258097A (zh) 形成双镶嵌布线的方法
CN101047163A (zh) 半导体器件及其制造方法
CN1238892C (zh) 双重镶嵌结构的制造方法
CN1263109C (zh) 用于低k工艺的铜通孔的铬粘结层
CN1237787A (zh) 半导体器件及其制造方法
KR100219562B1 (ko) 반도체장치의 다층 배선 형성방법
CN1449016A (zh) 制造半导体器件的方法
CN1200564A (zh) 半导体器件的制造方法
CN1447413A (zh) 使用双波纹技术制造半导体器件的方法
CN1617324A (zh) 在半导体器件中形成金属线的方法
CN1421915A (zh) 双重镶嵌结构的制造方法
CN1956164A (zh) 半导体器件制造方法
CN1591857A (zh) 半导体装置及其制造方法
CN1617323A (zh) 用于形成半导体器件中的金属布线的方法
CN1286162C (zh) 形成接触窗的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030917

Termination date: 20140829

EXPY Termination of patent right or utility model