KR20040008506A - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR20040008506A KR20040008506A KR1020020042145A KR20020042145A KR20040008506A KR 20040008506 A KR20040008506 A KR 20040008506A KR 1020020042145 A KR1020020042145 A KR 1020020042145A KR 20020042145 A KR20020042145 A KR 20020042145A KR 20040008506 A KR20040008506 A KR 20040008506A
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- forming
- layer
- dielectric film
- contact hole
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 109
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000010410 layer Substances 0.000 claims abstract description 183
- 229910052751 metal Inorganic materials 0.000 claims abstract description 117
- 239000002184 metal Substances 0.000 claims abstract description 117
- 230000004888 barrier function Effects 0.000 claims abstract description 60
- 238000005530 etching Methods 0.000 claims abstract description 49
- 238000009792 diffusion process Methods 0.000 claims abstract description 42
- 239000003990 capacitor Substances 0.000 claims abstract description 41
- 239000011229 interlayer Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims description 10
- 238000009832 plasma treatment Methods 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 239000012212 insulator Substances 0.000 abstract description 4
- 239000010949 copper Substances 0.000 description 45
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 41
- 229910052802 copper Inorganic materials 0.000 description 40
- 239000010408 film Substances 0.000 description 30
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 230000009977 dual effect Effects 0.000 description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 238000011161 development Methods 0.000 description 5
- 229910019001 CoSi Inorganic materials 0.000 description 4
- 229910004491 TaAlN Inorganic materials 0.000 description 4
- 229910004166 TaN Inorganic materials 0.000 description 4
- 229910004200 TaSiN Inorganic materials 0.000 description 4
- 229910008482 TiSiN Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- 229910052701 rubidium Inorganic materials 0.000 description 1
- IGLNJRXAVVLDKE-UHFFFAOYSA-N rubidium atom Chemical compound [Rb] IGLNJRXAVVLDKE-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 하부 금속층과 상부 금속층 간에 Si3N4또는 SiC를 이용하여 확산 배리어층을 형성하고, 상기 상부 금속층과 대응되는 부위 내에서 식각공정을 통해 상기 확산 배리어층의 두께를 조절하여 상기 상부 금속층과 대응되는 부위에서의 상기 확산 배리어층의 목표치 정전용량을 획득함으로써, 추가적인 공정없이 효과적으로 다층 배선 간의 확산 배리어층과, MIM(Metal Insulator Metal) 구조의 캐패시터의 유전체막으로 동시에 구현이 가능한 확산 배리어층을 형성할 수 있는 반도체 소자의 제조방법을 개시한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 효과적으로 반도체 소자의 다층 배선 및 MIM(Metal Insulator Metal) 구조의 캐패시터를 동시에 제조할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자 또는 전자 소자 등에 있어서는, 배선형성 기술로서 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막을 증착한 후, 이 도전체막을 통상의 포토리소그래피(Photolithography)공정 및 건식식각(Dry etching)공정을 통해 패터닝하여 배선을 형성하는 기술이 확립되어 이 분야에서 널리 이용되고 있다. 특히, 최근에는 반도체 소자 중에서 높은 속도가 요구되는 로직(Logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄(Al) 또는 텅스텐(W) 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다.
그러나, 구리(Cu)를 이용한 배선 형성공정에서는, 알루미늄(Al) 또는 텅스텐(W)에 비해 구리(Cu) 패터닝 공정이 어려워, 트렌치(Trench)를 형성한 후, 이 트렌치를 매립하여 배선을 형성하는 소위 '다마신(Damascene)' 공정을 사용하고 있다. 다마신 공정으로는, 비아홀(Via hole)을 형성하고, 비아 도전체로 다시 매립한 후, 배선용 트렌치를 형성하여 배선을 매립하는 싱글 다마신 공정(Single damascene)과, 비아홀과 배선용 트렌치를 형성한 후, 동시에 비아홀과 배선용 트렌치에 배선재료를 다시 매립하여 배선을 형성하는 듀얼 다마신 공정(Dual damascene)이 있다.
상기 듀얼 다마신 공정을 이용한 다층 배선 제조공정을 형성할 경우, 듀얼 다마신 공정을 이루는 단위공정중에서, 하부배선을 형성하기 위한 화학적기계적연마(Chemical Mechanical Polishing; CMP)공정과, 하부배선과 상부배선 간의 접촉부위를 전처리세정(Precleaning)하는 듀얼 주파수 식각공정(Dual frequence etch)을 진행할 때, 층간절연막의 표면과 듀얼 다마신 패턴(즉, 비아홀과 트렌치를 포함) 내의 측벽(Side wall)에 하부배선의 잔류물, 예컨대 하부배선을 구리(Cu)로 형성할 경우 구리 불순물(Contaminant) 등이 잔재하게 된다. 이러한, 구리 불순물은 반도체 소자의 누설전류(Leakage) 특성을 열화시킬 수 있으므로, 신뢰성 있는 반도체 소자를 제조하기 위해서는 효과적인 공정제어가 필수 불가결한 문제로 부각되고 있다.
더구나, 최근에는 반도체 소자의 층간절연막 들이 조밀한(Dense) SiO2계열의 박막에서 다공질을 갖는 저유전율 박막으로 교체됨에 따라 구리 불순물에 의한 반도체 소자의 신뢰성 열화와 같은 문제들은 더욱 더 중요하게 되었다. 이에 따라 상기와 같은 문제들을 해결하기 위하여 세정공정과 확산방지막 공정이 다층 배선 제조공정에 있어서 큰 이슈(Issue)로 부각되고 있다. 이러한 사항을 반영한 일반적인, 다층 배선(Metal line)제조공정을 도 3a 내지 도 3d를 통해 간략하게 설명하기로 한다.
도 3a를 참조하면, 소정의 하부 구조물층(304)이 형성된 반도체 기판(302) 상에 구리, 텅스텐 또는 알루미늄의 금속을 이용하여 금속층(306)(이하, '제1 금속층'이라 함)을 형성한다. 이어서, 전체 구조 상부에 층간절연막(Inter metal dielectric; 308)(이하, '제1 층간절연막'이라 함)을 형성한 후, 듀얼 다마신 공정을 실시하여 비아홀(Via hole; 310)과, 상기 비아홀(310)보다 폭이 넓은 트렌치(Trench; 312)를 순차적으로 형성한다.
도 3b를 참조하면, 전체 구조 상부에 Ti, TiN, Ta 또는 TaN으로 이루어진 배리어 금속층(Barrier metal layer; 314)(이하, '제1 배리어 금속층'이라 함)을 형성한다. 이어서, 비아홀(310)과 트렌치(312)를 매립하도록 구리 금속층(316)(이하, '제2 금속층'이라 함)을 형성한다.
도 3c를 참조하면, 도 3b에 도시된 제2 금속층(316)에 대해, 화학적기계적연막(CMP)공정을 실시하여 비아홀(310)과 트렌치(312)를 매립시킨다. 이어서, 전체구조 상부에 제2 금속층(316)에 포함된 구리 원자의 확산을 방지하거나, 캐패시터의 유전체막으로 기능하기 위하여, Si3N4또는 SiC를 600 내지 2000Å의 두께로 구리 확산 배리어층(Cu diffusion barrier layer; CDBL, 318)을 형성한다. 이어서, 전체 구조 상부에 Ti, TiN, Ta 또는 TaN를 이용하여 500 내지 3000Å의 두께로 금속층(320)(이하, '제3 금속층이라' 함)을 형성한다.
도 3d를 참조하면, 도 3c에 도시된 제3 금속층(320)에 대해, 포토리소그래피공정 및 식각공정을 순차적으로 실시하여, 캐패시터의 상부전극(Top electrode)으로 기능하도록 한다. 이로써, 캐패시터의 하부전극(Bottom electrode)으로 기능하는 제2 금속층(316)과, 캐패시터의 유전체막으로 기능하는 구리 확산 배리어층(318)과, 캐패시터의 상부전극(Top electrode)으로 기능하는 제3 금속층(320)으로 이루어진 MIM(Metal Insulator Metal) 구조의 캐패시터가 형성된다.
이어서, 전체 구조 상부에 층간절연막(322)(이하, '제2 층간절연막'이라 함)을 형성한 후 포토리소그래피공정과 식각공정을 순차적으로 실시하여 다수의 비아홀(미도시)을 형성한다. 이어서, 상기 비아홀의 각각의 내부면에 배리어 금속층(324a 및 324b)(이하, '제2 배리어 금속층'이라 함)을 형성한 후, 상기 각각의 비아홀을 매립하도록 구리 금속층(326a 및 326b)(이하, '제4 금속층'이라 함)을 형성한다. 여기서, 상기 제4 금속층(326a)은 캐패시터의 상부전극(Top electrode)으로 기능하는 제3 금속층(320)과 비아홀을 통해 전기적으로 접속되고, 제4금속층(326b)는 캐패시터의 하부전극(Bottom electorde)으로 기능하는 제2 금속층(316)과 접속된다.
상기에서 설명한 바와 같이 종래 기술의 다층 배선 또는 MIM 구조의 캐패시터의 제조공정에서는, 구리 확산 배리어층으로 유전상수(Dielectric constant)가 7 내지 9인 Si3N4와, 4 내지 5인 SiC를 이용하여 형성함에 따라 아날로그 캐패시터(Analog capacitor)에 적용하는데는 적당하다. 그러나, 이러한 구리 확산 배리어층이 다층 배선 간의 확산 배리어층과, 캐패시터의 유전체막으로 동시에 기능하기 위해서는 한계가 있다. 예컨대, 구리 확산 배리어층이 다층 배선 간의 확산 배리어층으로 기능하기 위해서는 충분한 두께로 증착되어야만 하는데, 이와 같이 두께가 두꺼울 경우 목표치 정전용량(Capacitance)을 확보하기가 매우 어려워지게 되며, 이에 따라, 부족한 정전용량을 확보하기 위하여 캐패시터의 표면적을 증가시켜야 하기때문에 전체적인 다이 크기(Die size)가 커지게 된다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 효과적으로 구리 다층 배선과 MIM 구조의 캐패시터를 동시에 구현할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 충분한 정전용량을 확보할 수 있는 MIM 구조의 캐패시터의 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 특성이 개선된 다층 배선의 제조방법을 제공하는데 또 다른 목적이 있다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 다층 배선 및 MIM 구조의 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 2는 본 발명의 제2 실시예에 따른 다층 배선 및 MIM 구조의 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 3a 내지 도 3d는 종래 기술에 따른 다층 배선 및 MIM 구조의 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
102, 202, 302 : 반도체 기판
104, 204, 304 : 하부 구조물층
106, 206, 306 : 제1 금속층
108, 208, 308 : 제1 층간절연막
110, 310 : 비아홀
112, 312 : 트렌치
114, 214, 314 : 제1 배리어 금속층
116, 216, 316 : 제2 금속층
118, 218, 318 : 구리 확산 배리어층
120, 320, 226a, 226b : 제3 금속층
122, 222, 322 : 제 2 층간절연막
124a, 124b, 224a, 224b, 324a, 324b : 제2 배리어 금속층
126a, 126b, 326a, 326b : 제4 금속층
본 발명에서는, 하부 구조물층이 형성된 반도체 기판 상에 하부전극을 형성하는 단계와, 전체 구조 상부에 유전체막을 형성하는 단계와, 상기 유전체막중 일부의 두께를 제어하고, 이를 통해 이 부위에서의 정전용량을 제어하기 위하여, 제1 식각공정을 통해 상기 유전체막의 일부를 식각하는 단계와, 전체 구조 상부에 금속층을 증착한후, 상기 제1 식각공정시 사용되는 포토 마스크를 이용한 제2 식각공정을 실시하여, 상기 단계에서 식각되는 상기 유전체막의 일부와 대응되는 부위에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명에서는 하부 구조물층이 형성된 반도체 기판 상에 제1 금속층을 형성하는 단계와, 전체 구조 상부에 제1 층간절연막을 형성하는 단계와, 상기 제1 금속층의 일부가 노출되도록, 상기 제1 층간절연막에 대하여 식각공정을 실시하여 제1 콘택홀을 형성하는 단계와, 캐패시터의 하부전극 및 배선층으로 기능하기 위하여, 상기 제1 콘택홀을 매립하도록, 전체 구조 상부에 제2 금속층을 형성하는 단계와, 상기 제2 금속층에 포함된 원자의 확산을 방지하기 위하여, 전체 구조 상부에 확산 배리어층을 형성하는 단계와, 상기 확산 배리어층의 제1 부위의 두께를 제어하고, 이를 통해 상기 제1 부위는 캐패시터의 유전체막으로 기능하도록 하고, 다른 제2 부위는 상기 제2 금속층의 배리어막으로 기능하도록 하기 위하여, 제1 식각공정을 통해 상기 제1 부위를 식각하는 단계와, 전체 구조 상부에 제2 층간절연막을 형성한 후, 상기 제2 층간절연막에 대하여 제2 식각공정을 실시하여, 상기 제1 부위가 노출되도록 캐패시터의 상부전극용 제2 콘택홀을 형성하는 동시에, 상기 제2 부위중 일부가 노출되도록 배선층용 제3 콘택홀을 형성하는 단계와, 상기 제2 콘택홀 및 제3 콘택홀을 매립하도록, 전체 구조 상부에 금속층을 형성하여, 상기 제2 콘택홀에는 캐패시터의 상부전극을 형성하고, 상기 제3 콘택홀에는 제3 금속층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.
도 1a 내지 도 1g는 본 발명의 제1 실시예에 따른 다층 배선 및 MIM 구조의 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1a를 참조하면, 소정의 하부 구조물층(104)이 형성된 반도체 기판(102) 상에 W, Al, Cu, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co(Cobalt) 또는 이들의 합금을 이용하여 금속층(106)(이하, '제1 금속층'이라 함)을 형성한다. 이때, 하부 구조물층(104)은 절연층, 도전층, 산화층, 반도체층, 트랜지스터, 이들이 적어도 2층 이상 적층된 구조 또는 소정의 구조로 패터닝된 반도체 소자일 수도 있다.
이어서, 전체 구조 상부에 층간절연막(Inter Metal Dielectric; IMD, 108)(이하, '제1 층간절연막'이라 함)을 형성한다. 이때, 제1 층간절연막(108)은 SOG(Spin On Glass), USG(Un-doped silicate glass), BPSG(Boron-Phosphorus Silicate glass), PSG(Phosphorus Silicate Glass) 및 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate Glass)중 어느 하나로 증착하거나, 적어도 이들이 2이상 적층된 적층구조로 증착한다. 예컨대, 후속 공정을 듀얼 다마신 공정으로 진행할 경우에는 적층구조로 형성하는 것이 바람직하며, 이 경우에, 적층구조 간에 소정의 식각배리어층을 형성하여, 후속 트렌치(112)를 형성하기 위한 식각정지층으로 기능하도록 하는 것이 바람직하다. 그런 다음에, 제1 층간절연막(108)의 상부 표면의 평탄화를 위해 블랭켓(Blanket) 또는 에치백(Etch back) 등의 평탄화공정을 실시하는 것이 바람직하다.
이어서, 전체 구조 상부에 포토레지스트(Photoresist; 미도시)를 코팅한 후 포토 마스크(Photomask)를 이용한 노광공정 및 현상공정을 실시하여 비아홀(110)을 패터닝하기 위한 식각마스크로 기능하는 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 상기 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 제1 금속층(106)이 노출되도록 비아홀(110)을 형성한다. 그런 다음, 상기의 과정을 반복하여, 상기 비아홀(110)보다 폭이 넓은 트렌치(112)를 형성하여 듀얼 다마신 공정중 듀얼 다마신 패턴공정을 완료한다. 여기에서는, 비아홀(110)을 먼저 형성한 후 트렌치(112)를 형성하는 선(先)비아방식을 적용하였으나, 후(後)비아방식 또한,적용 가능하다.
도 1b를 참조하면, 전체 구조 상부(즉, 비아홀과 트렌치의 내부면을 포함)에 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co, CoSi2또는 이들이 적어도 2층 이상 적층된 배리어 금속층(114)(이하, '제1 배리어 금속층'이라 함)을 형성한다. 제1 배리어 금속층(114)은 후속 제2 금속층(116)에 포함된 구리 원자의 확산을 방지하는 기능을 한다.
이어서, 비아홀(110)과 트렌치(112)를 매립하도록, 전체 구조 상부에 구리 금속층(116)(이하, '제2 금속층'이라 함)을 형성한다. 제2 금속층(116)은 배선으로 기능하거나, MIM 구조의 캐패시터의 하부전극으로 기능하게 된다. 이때, 제2 금속층(116)은 전기도금법(ElectroPlating; EP), 물리적기계적증착(Physical Mechanical Deposition; PVD) 또는 화학적기계적증착(Chemical Mechanical Deposition; CVD)방식으로 증착공정을 이용하여 형성한다. 또한, 제2 금속층(116)을 증착하기전에, 제2 금속층(116)의 증착을 돕기 위하여 시드층(Seed layer; 미도시)을 전체 구조 상부면에 형성하는 것이 바람직하다.
도 1c를 참조하면, 도 1b에 도시된 제2 금속층(116)에 대하여, 화학적기계적연마(Chemical Mechanical Polishing; CMP)공정을 실시하여 제1 층간절연막(108) 상에 형성된 제2 금속층(116)을 제거하여, 도 1a에 도시된 비아홀(110)과 트렌치(112)를 매립한다. 이때, 제1 층간절연막(108) 상에 형성된 제1 배리어 금속층(114), 또한 제거하는 것이 바람직하다. 그런 다음, 제2 금속층(116) 상에 생성되는 자연산화막을 제거하기 위한 세정공정을 적절히 조절하여 실시할 수도 있다.
도 1d를 참조하면, 전체 구조 상부에 제2 금속층(116)에 포함된 구리 원자의 확산을 방지하고, 후속 MIM 구조의 캐패시터의 유전체막으로 기능하기 위하여, 구리 확산 배리어층(118)을 형성한다. 이때, 구리 확산 배리어층(118)은 Si3N4또는 SiC를 이용하며, 화학적기계적증착방식, 물리적기계적증착방식, 원자층증착(Atomic Layer Deposition; ALD)방식 또는 스퍼터링(Sputterning)방식을 이용하여 형성한다.
이어서, 구리 확산 배리어층(118)의 유전특성을 향상시키고, 배리어 특성을 향상시키기 위하여, 구리 확산 배리어층(118)에 대하여, 후속 열처리공정을 실시한다. 이때, 열처리공정으로는, NH3가스를 이용한 플라즈마(Plasma)처리, O2가스를 이용한 플라즈마처리 또는 O3를 이용한 어닐링(Annealing)공정을 실시한다. 예컨대, 플라즈마처리(NH3가스 또는 O2가스 이용)의 경우, 그 공정조건으로, 플라즈마 파워(Power)는 200 내지 3000W로 하고, 플라즈마처리시간은 10 내지 200초 동안 실시하는 것이 바람직하다. 또한, O3를 이용한 어닐링공정은 온도에 따라 1 내지 30분 동안 실시하는 것이 바람직하다.
도 1e를 참조하면, 전체 구조 상부에 포토레지스트(미도시)를 코팅한 후 포토마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 후속 제3 금속층(도 1g의 '120'참조)의 프로파일(Profile)을 가지는 포토레지스트 패턴(PR)을 형성한다.
이어서, 상기 포토레지스트 패턴(PR)을 이용한 식각공정을 실시하여, 구리 확산 배리어층(118)의 일부(즉, 제3 금속층의 프로파일만큼)를 식각해 낸다. 이때, 식각타겟은, 목표치 정전용량(즉, 0.1 내지 5fF/㎛2)에 따라 적절하게 고려되어져야 한다. 예컨대, 상기 목표치 정전용량을 구현하기 위하여, 구리 확산 배리어층(118)을 Si3N4로 형성할 경우에 식각타겟은 100 내지 700Å의 두께로 하고, SiC로 형성할 경우에 식각타겟은 100 내지 500Å의 두께로 하는 것이 바람직하다. 또한, 식각공정은, 에치백(Etchback) 공정으로 실시하되, 건식방식 또는 습식방식 모두 적용가능하며, 습식방식을 이용할 경우에 식각용액으로는 인산(H3PO4)을 이용하는 것이 바람직하다. 그런 다음, 상기 포토레지스트 패턴(PR)은 스트립공정을 실시하여 제거한다.
도 1f를 참조하면, 전체 구조 상부에, Cu, W, Al, Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co, CoSi2또는 이들이 적어도 2층 이상 적층된 적층구조로 금속층(120)(이하, '제3 금속층'이라 함)을 형성한다. 제3 금속층(120)은 배선으로 기능하거나, MIM 구조의 캐패시터의 상부전극(Top electrode)으로 기능한다. 이때, 제3 금속층(120)은 전기도금법, 물리적기계적증착 또는 화학적기계적증착방식의 증착공정으로 형성한다.
도 1g를 참조하면, 전체 구조 상부에 포토레지스트(미도시)를 코팅한 후 포토마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(PR)을 형성한다. 그런 다음, 상기 포토레지스트 패턴(PR)을 이용한 식각공정을 실시하여, 도 1e에서 실시되는 식각공정에 의해 식각되는 구리 확산 배리어층(118)의 식각프로파일에 대응되는 제3 금속층(120)을 형성한다. 그런 다음, 상기 포토레지스트 패턴(PR)은 스트립공정을 실시하여 제거한다. 이로써, 도시된 'A'부위에서 MIM 구조의 캐패시터가 형성된다.
도 1h를 참조하면, 전체 구조 상부에 층간절연막(122)(이하, '제2 층간절연막'이라 함)을 형성한다. 이때, 제2 층간절연막(122)은 SOG, USG, BPSG, PSG, PETEOS 및 IPO중 어느 하나로 증착하거나, 적어도 이들이 2이상 적층된 적층구조로 증착한다.
이어서, 전체 구조 상부에 포토레지스트(미도시)를 코팅한 후 포토마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 제2 층간절연막(122)에 대해 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여, 서로 다른 부위에서 제3 금속층(120)과 제2 금속층(116)이 각각 노출되도록 적어도 2개의 콘택홀들(또는, 비아홀; 미도시)을 형성한다. 이때, 하나의 콘택홀을 통해 제3 금속층(120)이 노출되고, 다른 하나의 콘택홀을 통해 제2 금속층(116)이 노출된다.
이어서, 상기 콘택홀들, 각각의 내부면에 배리어 금속층(124a 및 124b)(이하, '제2 배리어 금속층'이라 함)을 형성한다. 이때, 제2 배리어 금속층(124a 및 124b) 각각은, Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co, CoSi2또는이들이 적어도 2층 이상 적층된 적층구조로 형성한다.
이어서, 각각의 콘택홀을 매립하도록 구리 금속층(126a 및 126b)(이하, '제4 금속층'이라 함)을 형성한다. 여기서, 상기 제4 금속층(126a)은 캐패시터의 상부전극(Top electrode)으로 기능하는 제3 금속층(120)과 콘택홀을 통해 전기적으로 접속되고, 제4 금속층(126b)는 캐패시터의 하부전극(Bottom electorde)으로 기능하는 제2 금속층(116)과 접속된다. 이후의 공정은 일반적인 기술과 동일함에 따라 그 설명의 편의를 위해 생략하기로 한다.
한편, 본 발명에서는, 제2 실시예로, 도 1f에 도시된 바와 같이 구리 확산 배리어층(118)의 일부를 식각한 후 그 상부에 제3 금속층(120)을 형성하지 않고(즉, 제3 금속층 공정을 스킵), 후속 공정으로 도 1h에 설명한 공정을 실시할 수도 있다. 이하에서는 이에 대하여 구체적으로 설명하기로 한다. 단, 그 설명의 편의를 위해 구리 확산층 배리어층의 일부를 식각하기 위한 식각공정전까지의 공정은 생략하였다.
도 2는 본 발명의 제2 실시예에 따른 다층 배선 및 MIM 구조의 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도로서, 특히 도 1f에 도시한 공정 이후의 공정을 설명하기 위하여 도시한 단면도이다. 여기서, '202'는 반도체 기판, '204'는 하부 구조물층, '206'은 제1 금속층, '208'은 제1 층간절연막, '214'는 제1 배리어 금속층, '216'은 제2 금속층을 나타낸다.
도 2를 참조하면, 구리 확산 배리어층(218)의 일부를 식각한 후, 전체 구조 상부에 제2 층간절연막(222)을 형성한다. 이때, 제2 층간절연막(222)은 SOG, USG,BPSG, PSG, PETEOS 및 IPO중 어느 하나로 증착하거나, 적어도 이들이 2이상 적층된 적층구조로 증착한다.
이어서, 전체 구조 상부에 포토레지스트(미도시)를 코팅한 후 포토마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 제2 층간절연막(222)에 대해 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여, 서로 다른 부위에서 구리 확산 배리어층(218)과 제2 금속층(216)이 각각 노출되도록 적어도 2개의 콘택홀들(또는, 비아홀; 미도시)을 형성한다. 이때, 하나의 콘택홀을 통해 구리 확산 배리어층(218)이 노출되고, 다른 하나의 콘택홀을 통해 제2 금속층(216)이 노출된다.
이어서, 상기 콘택홀들, 각각의 내부면에 제2 배리어 금속층(224a 및 224b)(이하, '제2 배리어 금속층'이라 함)을 형성한다. 이때, 제2 배리어 금속층(24a 및 224b) 각각은, Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co, CoSi2또는 이들이 적어도 2층 이상 적층된 적층구조로 형성한다.
이어서, 각각의 콘택홀을 매립하도록 제3 금속층(226a 및 226b)을 형성한다. 여기서, 상기 제3 금속층(226a)은 캐패시터의 상부전극(Top electrode)으로 기능하는 구리 확산 배리어층(218)과 콘택홀을 통해 전기적으로 접속되고, 제3 금속층(226b)는 캐패시터의 하부전극(Bottom electorde)으로 기능하는 제2 금속층(216)과 접속된다. 이후의 공정은 일반적인 기술과 동일함에 따라 그 설명의 편의를 위해 생략하기로 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는, 하부 금속층과 상부 금속층 간에 Si3N4또는 SiC를 이용하여 구리 확산 배리어층을 형성하고, 상기 상부 금속층과 대응되는 부위 내에서 식각공정을 통해 상기 구리 확산 배리어층의 두께를 조절하여 상기 상부 금속층과 대응되는 부위에서의 상기 구리 확산 배리어층의 목표치 정전용량을 획득함으로써, 추가적인 공정없이 효과적으로 구리 다층 배선 간의 구리 확산 배리어층과, MIM(Metal Insulator Metal) 구조의 캐패시터의 유전체막으로 동시에 구현할 수 있다.
또한, 본 발명에서는, 상부 금속층 프로파일 마스크를 이용한 식각공정을 실시하여 구리 확산 배리어층을 식각함으로써, 추가적인 마스크 제작 비용없이 공정을 진행할 수 있다.
또한, 본 발명에서는, 상기 식각공정시, 단순히 식각시간만을 조절하여 목표치 정전용량을 얻을 수 있어, 추가적인 공정 개발이 필요 없다.
Claims (11)
- (a) 하부 구조물층이 형성된 반도체 기판 상에 하부전극을 형성하는 단계;(b) 전체 구조 상부에 유전체막을 형성하는 단계;(c) 상기 유전체막중 일부의 두께를 제어하고, 이를 통해 이 부위에서의 정전용량을 제어하기 위하여, 제1 식각공정을 통해 상기 유전체막의 일부를 식각하는 단계; 및(d) 전체 구조 상부에 금속층을 증착한후, 상기 제1 식각공정시 사용되는 포토 마스크를 이용한 제2 식각공정을 실시하여, 상기 (c)단계에서 식각되는 상기 유전체막의 일부와 대응되는 부위에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 유전체막은, Si3N4또는 SiC로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 식각공정은, 상기 포토마스크를 이용한 포토리소그래피 공정과, 건식방식 또는 습식방식의 에치백공정을 포함하는 것을 특징으로 하는 반도체 소자의제조방법.
- 제 1 항에 있어서,상기 제1 식각공정의 식각타겟은, 상기 유전체막을 Si3N4로 형성할 경우에, 100 내지 700Å의 두께로 하고,상기 유전체막을 SiC로 형성할 경우에, 100 내지 500Å의 두께로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 정전용량은, 0.1 내지 5fF/㎛2인 것을 특징으로 하는 반도체 소자의 제조방법.
- (a) 하부 구조물층이 형성된 반도체 기판 상에 제1 금속층을 형성하는 단계;(b) 전체 구조 상부에 제1 층간절연막을 형성하는 단계;(c) 상기 제1 금속층의 일부가 노출되도록, 상기 제1 층간절연막에 대하여 식각공정을 실시하여 제1 콘택홀을 형성하는 단계;(d) 캐패시터의 하부전극 및 배선층으로 기능하기 위하여, 상기 제1 콘택홀을 매립하도록, 전체 구조 상부에 제2 금속층을 형성하는 단계;(e) 상기 제2 금속층에 포함된 원자의 확산을 방지하기 위하여, 전체 구조상부에 확산 배리어층을 형성하는 단계;(f) 상기 확산 배리어층의 제1 부위의 두께를 제어하고, 이를 통해 상기 제1 부위는 캐패시터의 유전체막으로 기능하도록 하고, 다른 제2 부위는 상기 제2 금속층의 배리어막으로 기능하도록 하기 위하여, 제1 식각공정을 통해 상기 제1 부위를 식각하는 단계;(g) 전체 구조 상부에 제2 층간절연막을 형성한 후, 상기 제2 층간절연막에 대하여 제2 식각공정을 실시하여, 상기 제1 부위가 노출되도록 캐패시터의 상부전극용 제2 콘택홀을 형성하는 동시에, 상기 제2 부위중 일부가 노출되도록 배선층용 제3 콘택홀을 형성하는 단계; 및(h) 상기 제2 콘택홀 및 제3 콘택홀을 매립하도록, 전체 구조 상부에 금속층을 형성하여, 상기 제2 콘택홀에는 캐패시터의 상부전극을 형성하고, 상기 제3 콘택홀에는 제3 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 유전체막은, Si3N4또는 SiC로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 식각공정은, 에치백공정으로, 건식방식 또는 습식방식을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 식각공정의 식각타겟은, 상기 유전체막을 Si3N4로 형성할 경우에, 100 내지 700Å의 두께로 하고,상기 유전체막을 SiC로 형성할 경우에, 100 내지 500Å의 두께로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 캐패시터의 유전체막은, 정전용량이 0.1 내지 5fF/㎛2인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 (e)단계후, 상기 확산 배리어층의 유전특성을 향상시키고, 배리어 특성을 향상시키기 위하여,상기 확산 배리어층에 대하여, NH3가스를 이용한 플라즈마처리, O2가스를 이용한 플라즈마처리 또는 O3를 이용한 어닐링공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020042145A KR100870315B1 (ko) | 2002-07-18 | 2002-07-18 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020042145A KR100870315B1 (ko) | 2002-07-18 | 2002-07-18 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040008506A true KR20040008506A (ko) | 2004-01-31 |
| KR100870315B1 KR100870315B1 (ko) | 2008-11-25 |
Family
ID=37317565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020042145A KR100870315B1 (ko) | 2002-07-18 | 2002-07-18 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100870315B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100800823B1 (ko) | 2006-11-15 | 2008-02-04 | 동부일렉트로닉스 주식회사 | Ｍｉｍ 커패시터를 갖는 반도체 소자의 배선 제조 방법 |
| KR100853092B1 (ko) * | 2006-08-29 | 2008-08-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 제조 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960002486A (ko) * | 1994-06-15 | 1996-01-26 | 김주용 | 반도체 소자의 다중 금속층 형성방법 |
| KR100324591B1 (ko) * | 1998-12-24 | 2002-04-17 | 박종섭 | 티타늄 알루미늄 질소 합금막을 상부전극의 확산방지막으로서 이용하는 캐패시터 제조 방법 |
| KR100612561B1 (ko) * | 2000-06-19 | 2006-08-11 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| KR100396879B1 (ko) * | 2000-08-11 | 2003-09-02 | 삼성전자주식회사 | 동일 물질로 이루어진 이중막을 포함하는 다중막으로캡슐화된 캐패시터를 구비한 반도체 메모리 소자 및 그의제조 방법 |
| JP2002141482A (ja) * | 2000-11-07 | 2002-05-17 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| KR100390940B1 (ko) * | 2000-12-27 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| KR100358050B1 (ko) * | 2000-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 및 커패시터 제조 방법 |
-
2002
- 2002-07-18 KR KR1020020042145A patent/KR100870315B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100853092B1 (ko) * | 2006-08-29 | 2008-08-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 제조 방법 |
| KR100800823B1 (ko) | 2006-11-15 | 2008-02-04 | 동부일렉트로닉스 주식회사 | Ｍｉｍ 커패시터를 갖는 반도체 소자의 배선 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100870315B1 (ko) | 2008-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6259128B1 (en) | Metal-insulator-metal capacitor for copper damascene process and method of forming the same | |
| KR100532455B1 (ko) | Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법 | |
| JP3895126B2 (ja) | 半導体装置の製造方法 | |
| JP2009267435A (ja) | 半導体素子のためのキャパシタおよびその製造方法 | |
| JP2007221161A (ja) | 半導体デバイスで用いられるキャパシタとその製造方法 | |
| JP2005340808A (ja) | 半導体装置のバリア構造 | |
| KR100806034B1 (ko) | Ｍｉｍ 캐패시터를 가지는 반도체 소자 및 그 제조방법 | |
| JP2010507236A (ja) | 半導体デバイスおよび相互接続構造体の形成方法 | |
| US6894364B2 (en) | Capacitor in an interconnect system and method of manufacturing thereof | |
| KR100870315B1 (ko) | 반도체 소자의 제조방법 | |
| JPH11274428A (ja) | 半導体装置及びその製造方法 | |
| KR100720519B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JP2005033163A (ja) | 半導体素子の金属配線形成方法 | |
| US7005343B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100968646B1 (ko) | 반도체 수동 소자의 제조 방법 | |
| KR20210087550A (ko) | 제거식 (subtractive) 프로세스에 의한 금속 상호 접속 구조체 | |
| KR100539443B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR101044612B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100295141B1 (ko) | 반도체소자의금속배선층형성방법 | |
| KR100800823B1 (ko) | Ｍｉｍ 커패시터를 갖는 반도체 소자의 배선 제조 방법 | |
| KR20040057513A (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR19990062003A (ko) | 반도체장치의 다층 금속배선 형성방법 | |
| KR100667914B1 (ko) | 수평구조의 엠아이엠 캐패시터 및 그 제조 방법 | |
| KR101133527B1 (ko) | 반도체 소자 제조 방법 | |
| KR100682246B1 (ko) | 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20131017 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20141020 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20151019 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20161020 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20171020 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20181016 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20191016 Year of fee payment: 12 |