KR100324591B1 - 티타늄 알루미늄 질소 합금막을 상부전극의 확산방지막으로서 이용하는 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터의 상부전극 상에 고온 내산화 특성이 우수하고, 상부전극 안의 결정립계로 Ti가 확산되는 것을 효과적으로 억제할 수 있는, TiAlN막을 상부전극의 확산방지막으로서 이용하는 캐패시터 제조 방법에 관한 것으로, TiAlN막을 캐패시터의 Pt 상부전극 상에 형성하는데 그 특징이 있다. TiAlN은 TiN에 비하여 고온 내산화 특성이 우수하여 200 ℃ 이상의 온도 이점이 있고, 산화시에도 표면에 얇고 균일한 Al2O3가 형성되며 더 이상의 산화가 지연된다. 또한, Al2O3막의 표면은 TiO2막에 비해서 거칠지 않으므로 마스크 공정과 같은 후속공정에서의 공정의 용이성을 확보할 수 있으며, 막의 들림(lifting)을 방지할 수가 있다. 그리고, 금속배선 연결을 위한 콘택홀 형성시 Al2O3만을 선택적으로 제거함으로써 산화되지 않은 하부 TiAlN막을 Pt 상부전극 위에 잔류시킬 수 있어, Pt 상부전극 안의 결정립계로 Ti가 확산되는 것을 효과적으로 억제할 수 있기 때문에 캐패시터 상부전극과 활성영역을 연결하기 위한 금속배선 공정을 별도로 진행함에 따른 추가적인 마스크 제조 공정, 증착 공정 및 식각공정을 생략할 수 있어 제조 원가를 절감할 수 있다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 고밀도 고속소자에 적용될 강유전율 또는 고유전율의 유전막을 갖는 캐패시터 제조 방법에 관한 것이다.
반도체 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 그중 SBT(SrBi2Ta2O9, 일명 Y1)는 우수한 자화율 및 누설전류 특성, 다른 강유전체에 비해서 뛰어난 피로도(Fatigue)특성으로 갖기 때문에 이에 대한 활발한 연구가 진행 중에 있다. 캐패시터 형성을 위한 Y1의 상·하부 전극으로는 백금(Pt)을 많이 사용하고 있으며, 증착 및 식각 전후에 결정화(crystallization) 및 회복(recovery)을 위해 800 ℃ 정도의 고온 산화분위기에서 다수 번의 열처리(anneal) 공정을 실시하여 Y1의 자화 및 유전특성을 향상시키고 있다.
그러나, 고온 산화분위기에서 견딜 수 있는 확산방지막의 부재로 말미암아 캐패시터 하부전극과 기판 사이의 연결(interconnection) 방법으로 NPP(non-poly plug) 구조가 채택되고 있다. 또한, 캐패시터의 상부전극 형성을 위한 식각 공정에서 발생되는 Pt 잔여물(residue)과 중합체(polymer)의 발생을 줄이고자 상부전극에 하드 마스크(hard mask)로서 TiN을 적용하고 있는데, 식각 후의 Y1 회복(recovery)을 위한 열처리(anneal)시 TiN이 산화되어 TiO2로 변한다. TiO2막은 표면이 매우 거칠고 다공성(porous)이며 절연막의 특성을 가지기 때문에 금속배선 연결을 위한 콘택홀 형성시 Pt 상부전극 상의 TiO2막을 완전히 제거해야만 한다. 뿐만 아니라, 후속 연결배선(interconnection) 형성 공정 이후의 열처리 및 세정(cleaning) 과정에서 막의 들림(lifting)이 발생하기도 하는 문제점이 있다.
또한, 금속 배선 형성시 기판의 활성영역과 금속배선 사이의 오믹콘택(ohmic contact)을 위하여 형성되는 Ti막이 Pt 상부전극 상에도 형성되는데, 이러한 Ti막에서 Ti가 상부전극인 Pt막의 결정립계(grain boundary)를 따라 Y1막으로 확산하여 Y1의 잔류분극(remanent polarization) 값과 피로도 특성을 저하시키는 문제점이 있다. 이를 방지하기 위해서는 캐패시터 상부전극과 활성영역을 연결하기 위한 금속배선 공정을 별도로 진행하여야 하기 때문에 추가적인 마스크 제조 공정, 증착 공정 및 식각공정이 필요하여 공정이 복잡해지는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 캐패시터의 상부전극 상에 고온 내산화 특성이 우수하고, 상부전극 안의 결정립계로 Ti가 확산되는 것을 효과적으로 억제할 수 있는, TiAlN막을 상부전극의 확산방지막으로서 이용하는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도1 내지 도4는 본 발명의 일실시예에 따른 캐패시터 제조 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
4: 제1 Pt막 5: Y1
6: 제2 Pt막 7: TiAlN막
8: Al2O3막
상기와 같은 목적을 달성하기 위한 본 발명은 캐패시터의 하부전극을 이룰 제1 Pt막, 유전막, 캐패시터의 상부전극을 이룰 제2 Pt막 및 TiAlN막(Til-xAlxN막, x<1)을 차례로 형성하는 단계; 및 상기 TiAlN막, 상기 제2 Pt막, 상기 유전막 및 상기 제1 Pt막을 선택적으로 식각하여 캐패시터 패턴을 형성하는 단계를 포함하는 캐패시터 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 제1층간절연막 상에 제1 전도막, 유전막, 제2 전도막 및 TiAlN막을 차례로 형성하고, 상기 TiAlN막(Til-xAlxN막), 상기 제2 전도막, 상기 유전막 및 상기 제1 전도막을 선택적으로 식각하여 캐패시터를 형성하는 제1 단계; 산소분위기에서 열처리 공정을 실시하는 제2 단계; 제2 단계가 완료된 전체 구조상에 제2 층간절연막을 형성하는 제3 단계; 상기 제2 층간절연막을 선택적으로 식각하여 상기 제2 단계에서 상기 TiAlN막 표면에 형성된 Al2O3막을 노출시키는 제1 콘택홀과, 상기 제2 층간절연막 및 상기 제1 층간절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 제2 콘택홀을 형성하는 제4 단계; 상기 제1 콘택홀 형성시 노출된 상기 Al2O3막을 제거하는 제5 단계; 및 상기 제1 콘택홀 및 상기 제2 콘택홀을 통하여 상기 캐패시터와 상기 반도체 기판을 연결하는 금속배선을 형성하는 제6 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 제공한다.
본 발명은 TiAlN막(Ti1-xAlxN막)을 캐패시터의 Pt 상부전극 상에 형성하는데 그 특징이 있다. TiAlN은 TiN에 비하여 고온 내산화 특성이 우수하여 200 ℃ 이상의 온도 이점이 있고, 산화시에도 표면에 얇은 균일한 Al2O3가 형성되며 더 이상의 산화가 지연된다. 또한, Al2O3막의 표면은 TiO2막에 비해서 거칠지 않으므로 마스크 공정과 같은 후속공정에서의 공정의 용이성을 확보할 수 있으며, 막의 들림(lifting)을 방지할 수가 있다. 그리고, 금속배선 연결을 위한 콘택홀 형성시 Al2O3만을 선택적으로 제거함으로써 산화되지 않은 하부 TiAlN막을 Pt 상부전극 위에 잔류시킬 수 있어, Pt 상부전극 안의 결정립계로 Ti가 확산되는 것을 효과적으로 억제할 수 있기 때문에 캐패시터 상부전극과 활성영역을 연결하기 위한 금속배선 공정을 별도로 진행함에 따른 추가적인 마스크 제조 공정, 증착 공정 및 식각공정 생략이 가능하여 제조 원가를 절감할 수 있다. 또한, Al2O3는 HF계의 화학제(chemical)에 녹으므로 Al2O3를 제거를 위한 별도의 식각 공정을 실시하지 않고, 콘택홀 형성 후 확산방지막 형성 전에 실시되는 습식식각시 제거할 수 있다.
본 발명의 일실시예에 따른 캐패시터 제조 방법을 도1 내지 도4를 참조하여 설명한다.
먼저, 도1에 도시한 바와 같이 활성영역(2) 및 워드라인(word line)(도시하지 않음) 형성이 완료된 실리콘 기판(1) 상에 제1 층간절연막(3)을 형성하고, 제1 층간절연막(3) 상에 캐패시터의 하부전극을 이를 제1 Pt막(4), Y1막(5) 및 캐패시터의 상부전극을 이룰 제2 Pt막(6)을 증착하고, 제2 Pt막(6) 상에 TiAlN막(Ti1-xAlxN막)(7)을 형성한다.
상기 제1 Pt막(4) 및 제2 Pt막(6)은 스퍼터링(sputtering) 또는 전자-빔(e-beam evaporation)을 이용하여 1000 Å 내지 3000 Å 두께로 형성한다.
상기 Yl막(5)은 스핀 온(spin-on) 또는 화학기상증착법을 이용하여 1000 Å 내지 4000 Å 두께로 형성한다. Yl막(5) 형성 후 Yl의 결정화를 위하여 RTA (Rapid Thermal Annealing) 또는 관상로 열처리(Furnace Annealing)를 500 ℃ 내지 900 ℃ 온도의 산소분위기에서 30분 내지 2시간 동안 실시한다.
상기 TiAlN막(7)은 스퍼터링이나 화학기상증착법을 이용하여 100 Å 내지1000 Å 두께로 형성하며, Til-xAlxN막의 x는 0.10 내지 0.40으로 한다. TiAlN막(7)을 스퍼터링으로 형성할 때 사용되는 TiAl 타겟(target)의 조성은 Ti0.9Al0.1 내지 Ti0.6Al0.4로 하고, 전력(power)은 3 ㎾ 내지 10 ㎾를 인가하고, 기판 온도는 25 ℃ 내지 550 ℃가 되도록 하고, 히팅(heating) Ar은 10 sccm 내지 30 sccm 주입하고, 공정가스로는 10 sccm 내지 30 sccm의 Ar, 50 sccm 내지 150 sccm의 N2를 주입한다.
다음으로, 도2에 도시한 바와 같이 제2 Pt막(6), Y1막(5) 및 제1 Pt막(4)을 선택적으로 식각하여 캐패시터를 형성하고, Y1막(5)의 회복을 위한 열처리 공정을 실시한다. 이때, TiAlN막(7) 표면에 Al2O3막(8)이 형성된다.
다음으로, 도3에 도시한 바와 같이 캐패시터 형성이 완료된 전체 구조상에 제2 층간절연막(9)을 형성하고, 제2 층간절연막(8)을 선택적으로 식각하여 Al2O3막(8)을 노출시키는 제1 콘택홀(C1)을 형성하고, 제2 층간절연막(9) 및 제1 층간절연막(3)을 선택적으로 식각하여 활성영역(2)을 노출시키는 제2 콘택홀(C2)을 형성한다. 이어서, 제1 콘택홀(C1) 바닥에 노출된 Al2O3막(8)을 반응성 이온 식각 등의 건식식각 방법 또는 희석된 HF와 완충산화식각제(BOE)가 100:1 내지 500:1로 혼합된 용액을 이용한 습식식각으로 제거하여 TiAlN막(7)을 노출시킨다.
다음으로, 도4에 도시한 바와 같이 각각 300 Å 내지 700 Å 두께를 갖는 Ti막 및 TiN막으로 이루어지는 확산방지막(도시하지 않음) 및 금속막을 형성하고, 확산방지막 및 금속막을 선택적으로 식각하여 활성영역(2)과 제2 Pt막(6) 상의 TiAlN막(7)을 연결하는 금속배선(10)을 형성한다.
본 발명의 다른 실시예에서는 상기 제1 Pt막(4) 형성 전에 제1 Pt막(4)과 제1 층간절연막(3) 사이의 접착력을 향상시키기 위하여 Ti막을 증착하고, 450 ℃ 내지 550℃의 산화분위기에서 급속열처리(RTA)나 관상열처리를 실시하여 TiOx를 형성하기도 한다. 또는, 상기 제1 Pt막(4) 형성 전에 제1 Pt막(4)과 제1 층간절연막(3) 사이의 접착력을 향상시키기 위하여 TiAlN를 사용할 수 있으며, 이때, TiAlN 형성 조건은 전술한 TiAlN막(7) 형성 조건과 동일하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 본 발명은 Pt/Y1/Pt으로 이루어지는 캐패시터의 상부전극 상에 TiAlN막을 확산방지막으로서 형성함으로써 산화분위기 하에서의 박막증착과 막질 개선을 위한 열처리시에 내산화성을 높이고 막의 들림을 방지할 수가 있어 후속공정에서의 신뢰성을 확보할 수 있다.
또한, 캐패시터 상부전극에 상에 남아있는 TiAlN막이 Ti의 확산을 효과적으로 억제함에 따라 Ti의 확산을 방지하기 위한 추가적인 공정을 생략할 수 있어 제조원가를 절감시킬 수 있다.
Claims (5)
- 반도체 소자의 캐패시터 제조 방법에 있어서,반도체 기판 상에 형성된 제1 층간절연막 상에 제1 전도막, 유전막, 제2 전도막 및 TiAlN막을 차례로 형성하고, 상기 TiAlN막(Til-xAlxN막), 상기 제2 전도막, 상기 유전막 및 상기 제1 전도막을 선택적으로 식각하여 캐패시터를 형성하는 제1 단계;산소분위기에서 열처리 공정을 실시하는 제2 단계;제2 단계가 완료된 전체 구조상에 제2 층간절연막을 형성하는 제3 단계;상기 제2 층간절연막을 선택적으로 식각하여 상기 제2 단계에서 상기 TiAlN막 표면에 형성된 Al2O3막을 노출시키는 제1 콘택홀과, 상기 제2 층간절연막 및 상기 제1 층간절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 제2 콘택홀을 형성하는 제4 단계;상기 제1 콘택홀 형성시 노출된 상기 Al2O3막을 제거하는 제5 단계; 및상기 제1 콘택홀 및 상기 제2 콘택홀을 통하여 상기 캐패시터와 상기 반도체 기판을 연결하는 금속배선을 형성하는 제6 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제1 전도막 및 상기 제2 전도막을 각각 Pt막으로 형성하고,상기 유전막을 SrBi2Ta2O9막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 TiAlN막(Til-xAlxN막)을 스퍼터링이나 화학기상증착법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 3 항에 있어서,상기 TiAlN막(Til-xAlxN막)을,조성이 Ti0.9Al0.1내지 Ti0.6Al0.4인 TiAl 타겟(target)을 이용한 스퍼터링법으로, 3 ㎾ 내지 10 ㎾의 전력(power)을 인가하고, 기판 온도는 25 ℃ 내지 550 ℃ 조건에서 공정가스로는 10 sccm 내지 30 sccm의 Ar, 50 sccm 내지 150 sccm의 N2를 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제5 단계에서,상기 Al2O3막을 반응성 이온 식각 등의 건식식각 방법, 또는희석된 HF와 완충산화식각제(BOE)가 혼합된 용액을 이용한 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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