JPH09289297A

JPH09289297A - 半導体記憶装置

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Publication number: JPH09289297A
Application number: JP9032170A
Authority: JP
Inventors: Kazuhide Abe; 和秀阿部; Shuichi Komatsu; 周一小松; Takashi Kawakubo; 隆川久保
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-02-22
Filing date: 1997-02-17
Publication date: 1997-11-04

Abstract

(57)【要約】【課題】ペロブスカイト型酸化物をキャパシタ誘電体
として用いた構造で、１ビット当たりのメモリセルの面
積を小さくすることができ、かつ下部電極に接してバリ
ア層や接着層を設ける必要をなくす。【解決手段】Ｓｉ基板１１上に、トランジスタとキャ
パシタから構成されるメモリセルを、マトリクス状に配
列したメモリセルアレイを有するＦＲＡＭにおいて、基
板１１上にＭｇＯ絶縁膜からなるエピタキシャル領域２
１をアレイの列方向に連続的に形成し、このエピタキシ
ャル領域上にエピタキシャル成長したＰｔの下部電極２
２，エピタキシャル成長したぺロブスカイト型構造のＢ
ａＴｉＯ₃膜２３，及びＰｔの上部電極２４からなるキ
ャパシタを形成してなり、下部電極２２が複数のキャパ
シタのプレート電極を兼ねる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特にペロブスカイト構造の誘電体からなるキャ
パシタを用いた半導体記憶装置に関する。

【０００２】

【従来の技術】近年、ぺロブスカイト型の結晶構造を持
つ高誘電率の膜や強誘電体の膜を、半導体メモリに応用
しようとする試みが盛んに行われている。ダイナミック
型のランダムアクセスメモリ（ＤＲＡＭ）においては、
１つのメモリセルが１つのトランジスタと１つのキャパ
シタから構成されている。ＤＲＡＭの集積度が６４Ｍビ
ットから２５６Ｍビット、２５６Ｍビットから１Ｇビッ
トと向上するに連れて、１ビットのメモリセル当たりの
面積を次第に小さくする必要があるにも拘らず、キャパ
シタの容量は殆ど変化していない。このため、容量を減
少させることなく、メモリセルキャパシタが占める面積
をいかに小さくすることができるかが、技術的には最も
大きな問題の一つとなってきている。

【０００３】従来使用されている酸化シリコン（ＳｉＯ
₂ ）などの代わりに、誘電率が高いぺロブスカイト型酸
化物（ＳｒＴｉＯ₃ ：ＳＴＯ，Ｂａ_x Ｓｒ_1-x ＴｉＯ
₃ ：ＢＳＴなど）をキャパシタの誘電体として利用する
ことができれば、キャパシタの面積を小型化することが
できる。

【０００４】強誘電体ランダムアクセスメモリ（ＦＲＡ
Ｍ）においては、１つのメモリセルが２つのトランジス
タと２つの強誘電体キャパシタから構成されている。原
理的には１つのトランジスタと１つの強誘電体キャパシ
タによって構成することが可能であり、将来の大容量メ
モリにおいてはこのような構成になるものと予想されて
いる。強誘電体には電界をゼロにしても蓄積した電荷は
ゼロにならないという性質があるので、この性質を利用
して不揮発性のメモリを実現することができる。強誘電
体材料としては、ぺロブスカイト型酸化物のＰｂ（Ｚｒ
_x Ｔｉ_1-x ）Ｏ₃ ：ＰＺＴなどが用いられている。

【０００５】上述したように、ＤＲＡＭ，ＦＲＡＭ共
に、１ビットのメモリセルがトランジスタとキャパシタ
から構成され、誘電体としてぺロブスカイト型酸化物を
用いるという点では大変に良く似た半導体メモリである
ということができる。

【０００６】一般に、ぺロブスカイト型酸化物の誘電特
性は、結晶の微細構造に敏感であり、粒径が小さいほど
誘電性は劣る傾向がある。このため、優れた誘電特性を
得るには単結晶に近いエピタキシャル膜を用いることが
望ましい。高誘電率のぺロブスカイト型酸化物を下部電
極材料の上にエピタキシャル成長させた場合には、多結
晶膜と比較して大きな誘電率が得られる。また、強誘電
体のぺロブスカイト酸化物をエピタキシャル成長させた
場合、多結晶膜と比べて大きな残留分極が得られる。

【０００７】また最近、下部電極との間の格子定数の不
整合を利用して誘電体膜に歪みを導入すれば、キュリー
温度を高温側にシフトさせることが可能であり、誘電率
や残留分極を大きくすることが可能であることを本発明
者らは見出している。しかしながら、ＳｉやＧａＡｓな
どの半導体基板上に、直接ぺロブスカイト型酸化物をエ
ピタキシャル成長させることは困難である。従って、ま
ず半導体基板上にバッファ層をエピタキシャル成長さ
せ、その上に下部電極、さらに誘電体の膜を順にエピタ
キシャル成長させることが望ましい。

【０００８】ペロブスカイト型酸化物からなる誘電体の
下部電極材料として、一般に白金，パラジウム，ルテニ
ウム，イリジウムなどの貴金属類が用いられることが多
い。その理由は、ぺロブスカイト型酸化物の高誘電率や
強誘電性を得るためには高温の熱処理が必要であるが、
通常の金属（例えばＡｌなど）では、このような熱処理
の間に融解したり酸化したりしてしまうためである。貴
金属類は他の金属と比較して、融点が高く酸化しにく
く、またぺロブスカイト型酸化物と反応も起こしにくい
という特徴がある。

【０００９】ところで、エピタキシャル成長したぺロブ
スカイト型酸化物薄膜の優れた誘電特性や強誘電特性
を、半導体メモリに利用するに際しては次のような解決
すべき問題がある。以下、これらの問題を簡単に説明す
る。

【００１０】ぺロブスカイト型酸化物を半導体基板上に
エピタキシャル成長させる方法の一つとして、トランジ
スタを形成するための領域とは別に、キャパシタを作製
するためのエピタキシャル領域を設けるという方法が考
えられる。このエピタキシャル領域では、Ｓｉ基板上に
まず絶縁体をエピタキシャル成長させ、次に下部電極を
エピタキシャル成長させ、さらにぺロブスカイト型酸化
物の誘電体膜をエピタキシャル成長させ、その上に上部
電極を設ければ良いと考えられる。

【００１１】しかしながらこの場合、トランジスタ領域
とは別の領域に、キャパシタ専用のエピタキシャル領域
を設けなければならないために、集積度の高いメモリを
実現するためには、できるだけ面積的に無駄の少ないキ
ャパシタ構造を採用しなければならないという課題があ
る。

【００１２】またキャパシタの下部電極を、何等かの方
法でトランジスタに電気的に接続するか、プレート或い
はプレート線と呼ばれる配線などに電気的に接続する必
要がある。キャパシタの下部電極として用いる導電体
を、同時にこのような接続のための配線として兼用する
ことが、プロセスを簡素化する上で望ましい。

【００１３】しかしながら、下部電極がトランジスタに
接続する配線を兼ねる場合には、貴金属類からなる下部
電極と、コンタクトに埋めこまれた多結晶Ｓｉなどとが
反応しないような配慮が必要である。Ｓｉとの反応を防
ぐためにはＴｉＮなどのバリア層を設ける必要がある
が、多結晶のＴｉＮは酸化しやすいという問題がある。
従って、貴金属類の粒界を酸素が拡散して、バリア層の
金属を酸化し表面の平滑性が失われたり導電性が失われ
る恐れがある。

【００１４】また、下部電極がプレート或いはプレート
線としての配線を兼ねる場合には、個々のメモリセル領
域に対応するエピタキシャル領域間に存在し、かつ該エ
ピタキシャル領域を分離するＳｉＯ₂ 絶縁膜の領域にお
いて、貴金属類からなる配線をＳｉＯ₂ 絶縁膜上にも配
置しなければならない。貴金属類を直接ＳｉＯ₂ 上に形
成すると非常に密着性が悪く剥がれ易いという欠点があ
る。従って、貴金属類とＳｉＯ₂ の密着性を良くするた
めに、間に接着層としてＴｉやＴａなどを設ける必要が
ある。

【００１５】しかしながらこのような接着層を設けた場
合、ＳｉＯ₂ の上では接着層及び貴金属下部電極が多結
晶膜として形成されるために、貴金属類の粒界を酸素が
拡散して、接着層の金属を酸化し表面の平滑性が失われ
る恐れがある。また、逆にＴｉなどの接着層が貴金属の
粒界を表面まで拡散し、表面の状態が変化する恐れもあ
る。

【００１６】一方、かかるプレ−トを兼ねる場合におい
て、エピタキシャル領域では、特にＴｉ層などの接着層
を設ける必要がなく、直接貴金属類をエピタキシャル成
長させても、十分な密着強度が得られる。この場合、か
えって接着層の存在がエピタキシャル成長の妨げになる
可能性が高いという問題がある。例えば、接着層の金属
が貴金属層を拡散して表面に現れ、誘電体と下部電極の
界面に低誘電率の層を形成するといった問題を発生する
恐れがある。

【００１７】

【発明が解決しようとする課題】このように従来、ペロ
ブスカイト型酸化物からなる誘電体膜をメモリセルのキ
ャパシタとして用いる場合、キャパシタ専用のエピタキ
シャル領域を設ける必要があり、メモリセル面積の増大
を招く。

【００１８】また、下部電極がトランジスタや他の素子
などに接続する配線を兼ねる場合には、貴金属類からな
る下部電極とＳｉなどとの反応を防ぐためにＴｉＮなど
のバリア層を設ける必要があり、バリア層の金属が酸化
されて表面の平滑性が失われたり導電性が失われる。さ
らに、下部電極がプレート或いはプレート線としての配
線を兼ねる場合には、下部電極以外の領域では貴金属類
とＳｉＯ₂ の密着性を良くするために接着層としてＴｉ
やＴａなどを設ける必要があり、接着層の金属が酸化さ
れて表面の平滑性が失われる。逆に、エピタキシャル領
域においては、接着層の存在がエピタキシャル成長の妨
げになり、誘電体と下部電極との界面に低誘電率の層が
形成される等の問題がある。

【００１９】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、ペロブスカイト型酸化
物をキャパシタ誘電体として用いた構造で、１ビット当
たりのメモリセルの面積を小さくすることができ、かつ
下部電極に接して接着層を設ける必要をなくした信頼性
の高い半導体記憶装置を提供することにある。

【００２０】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち本発明（請求項１）は、半
導体基板上に、トランジスタとキャパシタから構成され
るメモリセルを、マトリクス状に配列したメモリセルア
レイを有する半導体記憶装置において、前記基板上にエ
ピタキシャル領域が前記アレイの行方向或いは列方向に
連続的に形成され、このエピタキシャル領域上にエピタ
キシャル成長した下部電極，エピタキシャル成長したぺ
ロブスカイト型構造の誘電体膜，及び上部電極からなる
キャパシタが形成されてなり、前記下部電極が複数のキ
ャパシタのプレート電極を兼ねることを特徴とする。

【００２１】ここで、本発明の望ましい実施態様として
次のものをあげることができる。 (1) エピタキシャル領域が絶縁体からなり、かつこの領
域上には、隣り合ったメモリセルのキャパシタを含む複
数のキャパシタが形成されること。 (2) メモリセルアレイは、ＤＲＡＭ或いはＦＲＡＭを構
成するものである。 (3) 半導体基板上にエピタキシャル成長させることが可
能な絶縁体の例として、ＭｇＯ，ＺｒＯ₂ （安定化ジル
コニアを含む），ＣｅＯ₂ などを用いる。 (4) 下部電極材料の例として、Ｐｔ，Ａｕ，Ｐｄ，Ｒ
ｕ，Ｒｅ，Ｉｒ，Ｒｈなどの貴金属類、ＳｒＲｕＯ₃ な
どの酸化物導電体などを用いる。 (5) ぺロブスカイト型構造の誘電体の例として、ＳｒＴ
ｉＯ₃ ，ＢａＴｉＯ₃ ，ＣａＴｉＯ₃ ，ＰｂＴｉＯ₃ ，
ＰｂＺｒＯ₃ 、及びこれらの固溶体を用いる。 (6) 上部電極材料の例として、下部電極と同様な材料、
ＴｉＮなどの窒化物、Ａｌ、Ｃｕなどの金属、あるいは
ＳｒＲｕＯ₃ などの酸化物導電体を用いる。 (7) 絶縁体のエピタキシャル領域を形成するには、トラ
ンジスタを半導体基板の上に形成した後、トランジスタ
領域とは別の領域に、半導体基板から絶縁体を直接エピ
タキシャル成長させる。まず、最初にトランジスタ領域
以外の領域の絶縁膜（ＳｉＯ₂ ）をエッチングにより取
り除き半導体基板を露出させる。さらに、上述したエピ
タキシャル成長が可能な絶縁体材料をエピタキシャル成
膜する。このとき、半導体基板と下部電極の間に形成さ
れる寄生容量を小さくするために、絶縁体材料として小
さな誘電率を持つものを使用することが望ましく、また
絶縁体の厚さもある程度以上厚いことが望ましい。 (8) １つのエピタキシャル領域に複数のキャパシタを形
成するには、まず１つのエピタキシャル成長した絶縁体
領域の上に、エピタキシャル成長により下部電極及びぺ
ロブスカイト型構造の誘電体膜を形成し、更にその上に
上部電極を形成した後、この上部電極をエッチングなど
の方法で複数に分割すればよい。 (9) 隣り合ったメモリセルのキャパシタを１つのエピタ
キシャル領域に形成するためには、予めエピタキシャル
領域の両側にトランジスタ領域を設け、それぞれの領域
には隣り合ったメモリセルのトランジスタを形成してお
く。しかる後に、上述した方法で１つのエピタキシャル
領域上に複数のキャパシタを形成し、両側に形成されて
いるトランジスタのそれぞれのソース・ドレイン領域か
ら、エピタキシャル領域に形成された複数のキャパシタ
の電極に配線を設け、電気的に接続すれば良い。 (10)絶縁体のエピタキシャル領域をメモリセルマトリク
スの行方向或いは列方向に連続的に形成するには、予め
同一の行或いは同一の列にある全てのメモリセルのトラ
ンジスタを同一の線上に配列しておき、隣り合うトラン
ジスタ領域とトランジスタ領域の間には帯状の空間を設
けておく。しかる後に、この帯状の空間に絶縁体のエピ
タキシャル領域を形成すれば良い。

【００２２】また、このように作製した帯状のエピタキ
シャル領域上に沿って、下部電極材料をエピタキシャル
成長させれば、行方向或いは列方向に連続して形成され
た下部電極を形成することができ、かつこの下部電極
は、行方向或いは列方向に沿った配線を兼ねることがで
きる。

【００２３】また、本発明（請求項３）は、半導体基板
上に、トランジスタとキャパシタから構成されるメモリ
セルを、マトリクス状に配列したメモリセルアレイを有
する半導体記憶装置において、前記基板上に前記アレイ
の行方向或いは列方向に連続的にエピタキシャル成長さ
れたバリア層と、このバリア層上にエピタキシャル成長
された下部電極と、この下部電極上にエピタキシャル成
長されたぺロブスカイト型構造の誘電体膜と、この誘電
体膜上に形成された上部電極とを具備してなり、前記下
部電極が複数のキャパシタのプレート電極を兼ねること
を特徴とする。

【００２４】ここで、本発明の望ましい実施態様として
次のものをあげることができる。 (1) 基板上にｐ型或いはｎ型の拡散層がアレイの行方向
或いは列方向に連続的に形成され、この拡散層上にバリ
ア層，下部電極，誘電体膜，及び上部電極が形成される
こと。 (2) 行方向或いは列方向に連続して形成された拡散層領
域には、その行或いは列に属する全てのキャパシタが形
成されること。 (3) メモリセルアレイは、ＤＲＡＭ或いはＦＲＡＭを構
成するものである。 (4) 半導体基板上にエピタキシャル成長させることが可
能な導電性のバリア層の例として、ＴｉＡｌＮを用い
る。 (5) 下部電極材料の例として、Ｐｔ，Ａｕ，Ｐｄ，Ｒ
ｕ，Ｒｅ，Ｉｒ，Ｒｈなどの貴金属類、ＳｒＲｕＯ₃ な
どの酸化物導電体、或いはこれらを組み合わせた積層膜
などを用いる。 (6) ぺロブスカイト型構造の誘電体の例として、ＳｒＴ
ｉＯ₃ ，ＢａＴｉＯ₃ ，ＢａＳｎＯ₃ ，ＢａＺｒＯ₃ ，
ＢａＨｆＯ₃ ，ＰｂＴｉＯ₃ ，ＰｂＺｒＯ₃ 、及びこれ
らの固溶体を用いる。 (7) 上部電極材料の例として、下部電極と同様な材料、
導電性酸化物材料、ＴｉＮなどの窒化物、Ａｌ，Ｃｕな
どの金属、或いはＳｒＲｕＯ₃ などの酸化物導電体を用
いる。 (8) キャパシタ用のエピタキシャル領域を形成するに
は、トランジスタを半導体基板の上に形成した後、トラ
ンジスタ領域とは別の領域に半導体基板を露出させ、不
純物拡散などにより導電性の拡散層を設け、この上に導
電性のバリアを直接エピタキシャルさせる。まず、最初
にトランジスタ領域以外の絶縁膜（ＳｉＯ₂）をエッチ
ングにより取り除き半導体基板を露出させる。さらに、
上述したエピタキシャル成長が可能な導電性バリア材料
をエピタキシャル成膜する。このとき、半導体基板と下
部電極の間の抵抗成分を小さくするために、導電性バリ
アとして小さな抵抗率を持つものを使用することが望ま
しい。 (9) １つのエピタキシャル領域に複数のキャパシタを形
成するには、まず１つのエピタキシャル成長した導電性
バリア層上に、エピタキシャル成長により下部電極及び
ぺロブスカイト型構造の誘電体膜を形成し、更にその上
に上部電極を形成した後、この上部電極をエッチングな
どの方法で複数に分割すればよい。 (10)拡散層領域をメモリセルマトリクスの行方向或いは
列方向に連続的に形成するには、予め同一の行或いは同
一の列にある全てのメモリセルのトランジスタを同一の
線上に配列しておき、隣り合うトランジスタ領域とトラ
ンジスタ領域の間には帯状の空間を設けておく。しかる
後に、この帯状の空間に絶縁体のエピタキシャル領域を
形成すれば良い。

【００２５】また、このように作製した帯状の拡散層領
域上に沿って、バリア層及び下部電極材料をエピタキシ
ャル成長させれば、行方向或いは列方向に連続して形成
された下部電極を形成することができ、かつこの下部電
極は行方向或いは列方向に沿った配線を兼ねることがで
きる。（作用）上述した手段を用いて、同一行或いは同一列に
属するメモリセルのキャパシタを同一のエピタキシャル
領域（請求項１，２では絶縁体、請求項３〜５ではバリ
ア層）に設けることによって、メモリセルを作製する上
で生じる面積的な無駄を排除することができる。即ち、
個々のキャパシタにそれぞれに対応するエピタキシャル
領域を形成すると、エピタキシャル領域とトランジスタ
領域の間、或いは隣り合うエピタキシャル領域の間を電
気的かつ機械的に分離するために必要な領域が増え、結
果的にメモリセルが占める面積が増大する。これに対し
て、同一エピタキシャル領域上に複数のキャパシタを作
製する場合には、１つのエピタキシャル領域の寸法が大
きくなるために、エピタキシャル領域を作製するために
必要な加工が容易になると共に、１ビット当たりのメモ
リセルが占める面積を小さくすることができる。

【００２６】また、上述したような手段を用いて、同一
の行或いは同一の列上にあるメモリセルキャパシタを１
つのエピタキシャル領域上に作製し、その下部電極に配
線としての役割を兼ねさせることによって、請求項１，
２では下部電極と絶縁体の間の接着層を設ける必要がな
くなる。接着層を設ける必要がない理由は、絶縁体エピ
タキシャル領域の上に下部電極を直接エピタキシャル成
長させることにより、密着強度が向上するためである。

【００２７】さらに請求項３〜５では、下部電極と基板
の間の接着層を設ける必要がなくなる。接着層を設ける
必要がない理由は、基板の上にＴｉＡｌＮなどのバリア
層を介してＰｔなどの下部電極を直接エピタキシャル成
長させることにより、下部電極の密着強度が向上するた
めである。

【００２８】ここで、基板上にＰｔなどを直接形成する
と、Ｐｔが基板Ｓｉと反応してしまいＰｔのシリサイド
化が生じる。ＴｉＡｌＮは基板とは反応せずかつ基板に
密着性良く被着されるが、それ自体では酸化しやすいも
のである。しかし、ＴｉＡｌＮの上にＰｔをエピタキシ
ャル成長すると、ペロブスカイト型酸化物の形成時の熱
処理によってもＴｉＡｌＮが酸化することはない。これ
により、Ｐｔなどの下部電極を基板と反応させることな
く、基板に密着性良く形成することが可能となる。

【００２９】また、同一の行上或いは同一の列上に連続
的なエピタキシャル領域を設けることによって、この上
のエピタキシャル成長した下部電極を途切れることなく
連続的に形成することが可能となり、配線としての機能
を兼ねさせることが可能になる。

【００３０】このようなエピタキシャル成長した配線
は、Ｔｉなどの接着層を設ける必要が無いために、耐熱
性，耐酸化性に優れており、この上にぺロブスカイト型
酸化物を形成しても下部電極或いは配線として劣化する
心配がない。連続的にエピタキシャル成長した導電体を
配線としても利用することにより、導電体の多結晶膜に
よる配線と比べて、電気抵抗を小さくすることができ、
キャパシタに充電するために必要な遅延時間を短くする
ことができ、メモリの高速動作が可能になる。また、エ
レクトロマイグレーションに対する耐性が向上し、配線
としての長期信頼性が向上するというメリットも期待で
きる。

【００３１】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。（第１の実施形態）図１〜３は本発明の第１の実施形態
に係わるＦＲＡＭの基本構成を説明するためのもので、
図１はトランジスタ部分を示す平面図、図２はキャパシ
タ及び配線部分を示す平面図である。また、図３は素子
構造断面図であり、図１及び図２の矢視Ｘ−Ｘ′断面に
相当している。

【００３２】まず、Ｓｉ（１００）の単結晶からなる基
板１１上に、ＭＯＳトランジスタを形成する。ＭＯＳト
ランジスタは、Ｓｉ基板１１上にソース・ドレイン領域
１２とチャネル領域１３を設けて、チャネル領域１３の
上には薄い熱酸化膜（ゲート酸化膜）を介してゲート電
極１４を設ける。図１に示した例では、ワード線ＷＬが
ゲート電極１４を兼ねている。このとき、隣接するトラ
ンジスタ間には、厚いＳｉの酸化膜１５を設けて電気的
に分離する。

【００３３】次に、トランジスタ領域以外の領域に、キ
ャパシタを作製するためのエピタキシャル領域を作製す
る。このためには、まずこの領域のＳｉの酸化膜をドラ
イエッチングにより除去し、Ｓｉ基板１１を露出させ
る。露出したＳｉ基板１１に、ＭｇＯなどの酸化物２１
をスパッタリング法などの方法によりエピタキシャル成
長させる。

【００３４】このようなエピタキシャル領域は、隣り合
うメモリセルのトランジスタとトランジスタの間に作製
する。さらに、このエピタキシャル領域をｙ方向に関し
ては複数のメモリセルに沿うように連続的に形成する。

【００３５】このエピタキシャル領域上に、例えばＰｔ
などの貴金属類の膜を下部電極２２としてエピタキシャ
ル成長させる。この下部電極２２をエッチングで加工す
ることにより、ｘ方向には２つの領域に分割する。一つ
は左側のメモリセルのキャパシタの電極として用い、も
う一つは右側のメモリセルの電極として用いる。これに
より、１つのエピタキシャル領域上にｘ方向に隣り合う
メモリセルのキャパシタを形成することができる。

【００３６】一方、ｙ方向に関しては、連続的に形成し
たエピタキシャル領域上に下部電極２２が途切れること
のないように連続的に作製する。これにより、下部電極
２２をｙ方向の配線、この場合はプレート線として兼用
することができる。

【００３７】さらに、下部電極２２上にぺロブスカイト
型酸化物（誘電体膜）として、例えばＢａＴｉＯ₃ 膜２
３をエピタキシャル成長させる。このとき、下部電極２
２と誘電体膜２３との格子定数の差を利用して、キュリ
ー温度を高温側にシフトさせることが可能である。

【００３８】次に、誘電体膜２３の上に、Ｐｔなどから
なる上部電極２４を作製し、エッチングにより加工す
る。さらに図２に示すように、トランジスタとソース・
ドレイン領域とキャパシタの上部電極２４を電気的に接
続するためにＡｌなどによる配線２５を設ける。この配
線と同時に、ｘ方向のトランジスタ間を接続するための
配線（ビット線ＢＬ）２６を形成することが望ましい。
なお、２７は配線２４，２６とソース・ドレイン領域１
２とを接続するためのコンタクトホールを示している。

【００３９】図４は、上述した製造方法により作製した
メモリセル部分の等価回路を示している。この図は、マ
トリクス状に配列されたメモリセルのうち、ｎ行ｍ列目
のメモリセル（ＭＣn,m ）とｎ行ｍ＋１列目のメモリセ
ル（ＭＣn,m+1 ）に関する等価回路である。

【００４０】図４においては、一点鎖線で示した領域の
内部が１つのメモリセルに相当する。これらメモリセル
においては、１つのメモリセルが２つのトランジスタと
２つのキャパシタにより構成されている。同一のメモリ
セル内の２つのトランジスタのゲート電極を、ｙ方向に
配列された共通のワード線（ＷＬｍ）に接続する。トラ
ンジスタのソース・ドレインの一方は、ｘ方向に配列さ
れたビット線対（ＢＬｎ及びＢＬｎ）に接続する。ソー
ス・ドレインのもう一方を、それぞれ対応するキャパシ
タの上部電極に接続する。キャパシタの下部電極は、ｙ
方向に配列された共通のプレート線（ＰＬｍ）に接続す
る。

【００４１】図１から図３までのメモリセルの構造と、
図４の等価回路を比較すると分るように、図４の破線に
示した領域の内部が、図１から図３までに示したエピタ
キシャル領域に対応している。この図から明らかなよう
に、１つのエピタキシャル領域には、隣り合うメモリセ
ルＭＣn,m 及びＭＣn,m+1 の複数のキャパシタが作製さ
れている。このような構成を採用することによって、個
々のキャパシタを独立したエピタキシャル領域に作製す
る必要がなくなり、メモリセルの面積を小さくできるこ
とは明らかである。

【００４２】図５は、図４に示したメモリセルを行方向
に４つ、列方向に４つ、マトリクス状に配列した等価回
路である。同一の行にあるメモリセルを、同一のビット
線対（ＢＬｎ，／ＢＬｎ）に接続し、各ビット線対はそ
れぞれ対応するセンスアンプ（ＳＡ）に接続する。ま
た、同一の列にあるメモリセルを、同一のワード線（Ｗ
Ｌｍ）及び同一のプレート線（ＰＬｍ）に接続する。ワ
ード線とプレート線はそれぞれのドライバに接続されて
いる。

【００４３】図５と、図４を比較すると分るように、破
線で示した領域内部がエピタキシャル領域に形成されて
いる。即ち、同一の列にあるメモリセルのキャパシタ
は、全て同一のエピタキシャル領域の内部に形成されて
いる。従って、キャパシタの下部電極を兼ねるプレート
線（ＰＬ）についても、プレート線ドライバに接続する
最も端の部分を除いて同一エピタキシャル領域内のみに
形成することが可能である。この下部電極兼プレート線
は、エピタキシャル絶縁体の上にエピタキシャル成長し
ているので、Ｔｉなどの接着層を設けなくても十分な密
着強度が得られ、また、多結晶膜と比べて粒界がないた
め、電気抵抗が低く信頼性に優れることは明らかであ
る。

【００４４】このように本実施形態によれば、キャパシ
タの誘電体としてＢａＴｉＯ₃ 等のエピタキシャル成長
膜を利用することにより、キャパシタの誘電特性に優
れ、バラ付きの少ない信頼性の高いメモリセルを作製す
ることができる。しかも、基板Ｓｉ上にＭｇＯなどの酸
化物をエピタキシャル成長させ、その上にＰｔなどの下
部電極を形成しているので、下部電極を下地と密着性良
くエピタキシャル成長できる。そして、１つのエピタキ
シャル領域に複数のキャパシタを形成する構造を採用し
ているので、１ビット当たりのメモリセルの面積を小さ
くすることが可能となり、高集積化に適している。ま
た、下部電極と配線を兼ねた導電性の膜を同一のエピタ
キシャル領域に形成しているので、配線の抵抗が低く、
かつエレクトロマイグレーション耐性に優れたメモリセ
ルを実現することができる。（第２の実施形態）図６〜８は本発明の第２の実施形態
に係わるＦＲＡＭの基本構成を説明するためのもので、
図６はトランジスタ部分を示す平面図、図７はキャパシ
タ及び配線部分を示す平面図である。また、図８は素子
構造断面図であり、図６及び図７の矢視Ｘ−Ｘ′断面に
相当している。

【００４５】まず、第１の実施形態と同様に、Ｓｉ（１
００）の単結晶からなる基板１１上に、ＭＯＳトランジ
スタを形成する。このとき、隣接するトランジスタ間に
厚いＳｉの酸化膜１５を設けると共に、後述する隣接し
たエピタキシャル領域間にもこの酸化膜１５を設ける。

【００４６】次に、トランジスタ領域以外の領域に、キ
ャパシタを作製するためのエピタキシャル領域を作製す
る。このためには、まずこの領域のＳｉの酸化膜をドラ
イエッチングにより除去し、Ｓｉ基板１１を露出させ
る。露出したＳｉ基板１１に、ＰやＢなどの不純物を拡
散させて拡散層３１を形成する。

【００４７】このようなエピタキシャル領域は、隣り合
うメモリセルのトランジスタとトランジスタの間に作製
する。さらに、このエピタキシャル領域をｙ方向に関し
ては複数のメモリセルに沿うように連続的に形成する。

【００４８】このエピタキシャル領域上に、例えばＴｉ
ＡｌＮからなるバリア層３２をエピタキシャル成長し、
さらにＰｔなどの貴金属類若しくはペロブスカイト型酸
化物ＳｒＲｕＯ₃ などの膜を下部電極２２としてエピタ
キシャル成長させる。このとき、ｙ方向に関しては、連
続的に形成したエピタキシャル領域上にバリア層３２と
下部電極２２が途切れることのないように連続的に作成
する。これにより、拡散層３１，バリア層３２，下部電
極２２をｙ方向の配線、この場合はプレート線として兼
用することができる。

【００４９】ここで、ＴｉＡｌＮバリア層３１及びＰｔ
下部電極２２は、それぞれ窒素雰囲気及びアルゴン雰囲
気で形成した。ＴｉＡｌＮの形成条件は、まずＳｉ基板
を１％ＨＦ溶液にて３分間エッチング後、超純水にて３
０分間リンスする。ここで、ＨＦ洗浄後に、ＨＣｌとＨ
₂ Ｏとの混合溶液に１分つける方法を用いることも可能
である。

【００５０】次に、成膜室内１×１０_-7Torr以下で８５
０℃に加熱する。さらに、基板温度を６００℃にし、イ
オンビ−ム反応性成膜にてＴｉＡｌＮを成膜速度約０．
０３ｎｍ／分で成膜した。蒸着膜としてＴｉはＥＢ蒸
着、ＡｌはＫ−ｃｅｌｌ(Knundsen cell) を用いた。ま
た、Ｎ₂ ⁺ イオンを１００ｅＶに加速して基板に照射し
た。一方、Ｐｔは基板温度６００℃にてｒｆマグネトロ
ンスパッタリング法により作製した。

【００５１】次に、再び先の第１の実施形態と同様に、
下部電極２２上にぺロブスカイト型酸化物（誘電体膜）
として、例えばＢａＴｉＯ₃ 膜２３をエピタキシャル成
長させ、この誘電体膜２３の上に、Ｐｔなどからなる上
部電極２４を作製し、エッチングにより加工する。さら
に、配線２５，２６などを設けることによって、デバイ
ス構造が完成する。

【００５２】上述した製造方法により作製したメモリセ
ル部分の等価回路は前記４に示したのと同じである。図
６から図８までのメモリセルの構造と、図４の等価回路
を比較すると分るように、図４の破線に示した領域の内
部が、図６から図８までに示したエピタキシャル領域に
対応している。この図から明らかなように、１つのエピ
タキシャル領域には、隣り合うメモリセルＭＣn,m 及び
ＭＣn,m+1 の複数のキャパシタが作製されている。この
ような構成を採用することによって、個々のキャパシタ
を独立したエピタキシャル領域に作製する必要がなくな
り、メモリセルの面積を小さくできることは明らかであ
る。

【００５３】このように本実施形態によれば、キャパシ
タの誘電体としてＢａＴｉＯ₃ 等のエピタキシャル成長
膜を利用することにより、キャパシタの誘電特性に優
れ、バラ付きの少ない信頼性の高いメモリセルを作製す
ることができる。しかも、基板Ｓｉ上にＴｉＡｌＮバリ
ア層を介してＰｔ下部電極を成長することにより、下部
電極を基板と反応させることなくエピタキシャル成長で
きる。そして、１つのエピタキシャル領域に複数のキャ
パシタを形成する構造を採用しているので、１ビット当
たりのメモリセルの面積を小さくすることが可能とな
り、高集積化に適している。また、下部電極と配線を兼
ねた導電性の膜を同一のエピタキシャル領域に形成して
いるので、配線の抵抗が低く、かつエレクトロマイグレ
ーション耐性に優れたメモリセルを実現することができ
る。

【００５４】なお、本発明は上述した実施形態に限定さ
れるものではない。実施形態では、メモリセルアレイを
ＦＲＡＭとしたが、本発明はＤＲＡＭに適用することも
可能である。また、第１の実施形態において半導体基板
上にエピタキシャル成長させることが可能な絶縁体の例
としてＭｇＯを用いたが、この代わりにＺｒＯ₂ （安定
化ジルコニアを含む）やＣｅＯ₂ などを用いてもよい。
さらに、第２の実施形態においてバリア層としてＴｉＡ
ｌＮを用いたが、好ましい組成比（Ａｌ／Ｔｉ）は０．
０２以上０．２０以下である。

【００５５】また、下部電極材料としてＰｔの代わり
に、Ａｕ，Ｐｄ，Ｒｕ，Ｒｅ，Ｉｒ，Ｒｈなどの貴金属
類、ＳｒＲｕＯ₃ などの酸化物導電体、或いはこれらの
組み合わせを用いてもよい。ぺロブスカイト型構造の誘
電体の例として、ＢａＴｉＯ₃の代わりに、ＢａＺｒＯ₃
，ＢａＳｎＯ₃ ，ＢａＨｆＯ₃ ，ＳｒＴｉＯ₃ ，Ｐｂ
ＴｉＯ₃ ，ＰｂＺｒＯ₃ 、及びこれらの固溶体を用いる
ことができる。上部電極材料として、Ｐｔの代わりに、
下部電極と同様な材料、ＴｉＮなどの窒化物、Ａｌ，Ｃ
ｕなどの金属、及びＳｒＲｕＯ₃ などの酸化物導電体を
用いることができる。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。

【００５６】

【発明の効果】以上詳述したように本発明によれば、絶
縁体のエピタキシャル領域をメモリセルアレイの行方向
或いは列方向に連続的に形成し、このエピタキシャル領
域上にぺロブスカイト型構造の誘電体膜を有するキャパ
シタを形成し、下部電極に複数のキャパシタのプレート
電極を兼ねさせているので、ペロブスカイト型酸化物を
キャパシタ誘電体として用いた構造で、１ビット当たり
のメモリセルの面積を小さくすることができ、かつ下部
電極に接してバリア層や接着層を設ける必要がなくな
り、半導体記憶装置の信頼性の向上をはかることが可能
となる。

【図面の簡単な説明】

【図１】第１の実施形態に係わるＦＲＡＭのトランジス
タ部分を示す平面図。

【図２】第１の実施形態におけるキャパシタ及び配線部
分を示す平面図。

【図３】第１の実施形態におけるメモリセル構造を示す
断面図。

【図４】第１の実施形態におけるメモリセル部を示す等
価回路図。

【図５】第１の実施形態におけるメモリセルをマトリク
ス配置した等価回路図。

【図６】第２の実施形態におけるメモリセル構造を示す
断面図。

【図７】第２の実施形態におけるメモリセル部を示す等
価回路図。

【図８】第２の実施形態におけるメモリセルをマトリク
ス配置した等価回路図。

【符号の説明】

１１…Ｓｉ基板１２…ソース・ドレイン領域１３…チャネル領域１４…ゲート電極１５…Ｓｉ酸化膜（素子分離酸化膜）２１…エピタキシャル酸化膜２２…下部電極２３…ぺロブスカイト型酸化物（誘電体膜）２４…上部電極２５…Ａｌ配線２６…ビット線２７…コンタクトホール３１…拡散層３２…バリア層

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、トランジスタとキャパシ
タから構成されるメモリセルを、マトリクス状に配列し
たメモリセルアレイを有する半導体記憶装置において、前記基板上にエピタキシャル領域が前記アレイの行方向
或いは列方向に連続的に形成され、このエピタキシャル
領域上にエピタキシャル成長した下部電極，エピタキシ
ャル成長したぺロブスカイト型構造の誘電体膜，及び上
部電極からなるキャパシタが形成されてなり、前記下部
電極が複数のキャパシタのプレート電極を兼ねることを
特徴とする半導体記憶装置。
【請求項２】前記エピタキシャル領域が絶縁体からな
り、かつこの領域上には、隣り合ったメモリセルのキャ
パシタを含む複数のキャパシタが形成されていることを
特徴とする請求項１記載の半導体記憶装置。
【請求項３】半導体基板上に、トランジスタとキャパシ
タから構成されるメモリセルを、マトリクス状に配列し
たメモリセルアレイを有する半導体記憶装置において、前記基板上に前記アレイの行方向或いは列方向に連続的
にエピタキシャル成長されたバリア層と、このバリア層
上にエピタキシャル成長された下部電極と、この下部電
極上にエピタキシャル成長されたぺロブスカイト型構造
の誘電体膜と、この誘電体膜上に形成された上部電極と
を具備してなり、前記下部電極が複数のキャパシタのプ
レート電極を兼ねることを特徴とする半導体記憶装置。
【請求項４】前記基板上にｐ型或いはｎ型の拡散層が前
記アレイの行方向或いは列方向に連続的に形成され、こ
の拡散層上に前記バリア層，下部電極，誘電体膜，及び
上部電極が形成されてなることを特徴とする請求項３記
載の半導体記憶装置。
【請求項５】前記バリア層はＴｉＡｌＮからなり、前記
下部電極はＰｔ又はＳｒＲｕＯ₃ からなることを特徴と
する請求項３記載の半導体記憶装置。