JP2647005B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2647005B2 JP2647005B2 JP6144273A JP14427394A JP2647005B2 JP 2647005 B2 JP2647005 B2 JP 2647005B2 JP 6144273 A JP6144273 A JP 6144273A JP 14427394 A JP14427394 A JP 14427394A JP 2647005 B2 JP2647005 B2 JP 2647005B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に、強誘
電体素子を有する半導体メモリ装置とその製造方法に関
する。
電体素子を有する半導体メモリ装置とその製造方法に関
する。
【０００２】
【従来の技術】現在、強誘電体の分極特性を利用した不
揮発性メモリが提案されている。強誘電体としてＰｂ
（Ｚｒ，Ｔｉ）3 （以下、ＰＺＴと略称）を用いた容量
素子構造の一例を図２に示す。半導体基板２０１、ＬＯ
ＣＯＳ酸化膜２０２、ゲート酸化膜２０５、ポリＳｉゲ
ート電極２０４、ソース・ドレイン拡散層２０３からな
る下地トランジスタ層を形成後とそれと容量素子層とを
分離する層間膜２０６を成膜する。その上に、Ｐｔ下部
電極２０７を成膜し、その上にＰＺＴ膜２０８をスパッ
タまたはスピンコートと酸素アニールで成膜し、その上
に、スパッタでＰｔ上部電極２０９を成膜し、ミリング
によりレジストマスクでパターニングして容量素子とす
る。酸素中でのアニール後、酸化膜２１０を成膜し、コ
ンタクト孔を形成、バリアメタルとＡｌ系配線２１１を
形成して完成である。
揮発性メモリが提案されている。強誘電体としてＰｂ
（Ｚｒ，Ｔｉ）3 （以下、ＰＺＴと略称）を用いた容量
素子構造の一例を図２に示す。半導体基板２０１、ＬＯ
ＣＯＳ酸化膜２０２、ゲート酸化膜２０５、ポリＳｉゲ
ート電極２０４、ソース・ドレイン拡散層２０３からな
る下地トランジスタ層を形成後とそれと容量素子層とを
分離する層間膜２０６を成膜する。その上に、Ｐｔ下部
電極２０７を成膜し、その上にＰＺＴ膜２０８をスパッ
タまたはスピンコートと酸素アニールで成膜し、その上
に、スパッタでＰｔ上部電極２０９を成膜し、ミリング
によりレジストマスクでパターニングして容量素子とす
る。酸素中でのアニール後、酸化膜２１０を成膜し、コ
ンタクト孔を形成、バリアメタルとＡｌ系配線２１１を
形成して完成である。
【０００３】また、特開平５−９０６０６号公報によれ
ば、Ａｌ配線とＰｔとの反応防止のために、上部電極と
して、ＭｏＳｉ2 を上層Ｐｔを下層に配置する２層構造
が提案されているが、Ｐｔの膜厚を３００nm、ＭｏＳｉ
2 の厚みを５０nmとしており、Ｐｔがかなり厚いため次
に述べるように加工が困難となる。
ば、Ａｌ配線とＰｔとの反応防止のために、上部電極と
して、ＭｏＳｉ2 を上層Ｐｔを下層に配置する２層構造
が提案されているが、Ｐｔの膜厚を３００nm、ＭｏＳｉ
2 の厚みを５０nmとしており、Ｐｔがかなり厚いため次
に述べるように加工が困難となる。
【０００４】
【発明が解決しようとする課題】強誘電体を上下の電極
で挟み込んだ構造の場合、その電極材料は、耐酸化性が
強い材料または酸化されても絶縁体にならない材料であ
るＰｔであることが望ましい。Ｐｔは、高温の酸素雰囲
気中でも酸化せず、融点が高く、誘電体膜質ひいては容
量素子性能への悪影響が少ないため、セラミック強誘電
体容量膜の電極材料として利用されているが、塩素等の
ハロゲン元素と化合物を生成し難く、通常の反応性ドラ
イエッチングでは、Ｐｔ電極を加工することは困難であ
る。そこで、従来技術では、ミリングもしくは大きな高
周波パワーを印加した反応性エッチングによって、表面
に達した１次イオンによるスパッタリングによりＰｔを
加工する方法が取られる。しかし、スパッタされたＰｔ
は、マスク側壁部に堆積しレジストマスク除去後もパタ
ーン上に残留し、微細かつ集積度の高い集積回路の作製
を妨げるという問題がある。
で挟み込んだ構造の場合、その電極材料は、耐酸化性が
強い材料または酸化されても絶縁体にならない材料であ
るＰｔであることが望ましい。Ｐｔは、高温の酸素雰囲
気中でも酸化せず、融点が高く、誘電体膜質ひいては容
量素子性能への悪影響が少ないため、セラミック強誘電
体容量膜の電極材料として利用されているが、塩素等の
ハロゲン元素と化合物を生成し難く、通常の反応性ドラ
イエッチングでは、Ｐｔ電極を加工することは困難であ
る。そこで、従来技術では、ミリングもしくは大きな高
周波パワーを印加した反応性エッチングによって、表面
に達した１次イオンによるスパッタリングによりＰｔを
加工する方法が取られる。しかし、スパッタされたＰｔ
は、マスク側壁部に堆積しレジストマスク除去後もパタ
ーン上に残留し、微細かつ集積度の高い集積回路の作製
を妨げるという問題がある。
【０００５】本発明は、Ｐｔ、または、加工性の高い金
属材料を強誘電体容量の電極として利用し、上部電極の
加工性を向上させ、かつ、従来のＳｉ集積回路の製造プ
ロセスとの整合をはかることを目的とする。
属材料を強誘電体容量の電極として利用し、上部電極の
加工性を向上させ、かつ、従来のＳｉ集積回路の製造プ
ロセスとの整合をはかることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、強誘電体の上
部電極が、多層構造よりなる金属性膜でかつ最上層がふ
っ酸水溶液に不溶または難溶の金属シリサイドであるこ
とを特徴とする。金属シリサイドとしてはＷＳｉ2 、Ｐ
ｄＳｉ2 、ＰｔＳｉ等を用いる。
部電極が、多層構造よりなる金属性膜でかつ最上層がふ
っ酸水溶液に不溶または難溶の金属シリサイドであるこ
とを特徴とする。金属シリサイドとしてはＷＳｉ2 、Ｐ
ｄＳｉ2 、ＰｔＳｉ等を用いる。
【０００７】また本発明は、積層構造をとる上部電極の
最上層より下の層の材料を加工性の高い金属とすること
を特徴とする。
最上層より下の層の材料を加工性の高い金属とすること
を特徴とする。
【０００８】また本発明は、上述の上部電極最上層材料
の加工マスクを酸化膜または窒化膜とレジストとの２層
とし多層上部電極とを加工することを特徴とする半導体
装置の製造方法である。
の加工マスクを酸化膜または窒化膜とレジストとの２層
とし多層上部電極とを加工することを特徴とする半導体
装置の製造方法である。
【０００９】
【作用】上部電極を多層構造にししかも最上層のシリサ
イド層をそれより下の層より厚くすることで、下の層と
してＰｔを使用しても、パターニングするＰｔの厚みが
小さくなるので、加工が容易になる。回路の都合で上部
電極とシリコン基板との接続をＡｌ系金属で配線して行
うが、Ｐｔの膜厚を薄くし、Ｔｉ、Ａｌ等の金属を最上
層にした場合は、層間膜成膜後のコンタクト孔の処理・
洗浄にふっ酸系の薬剤を使用できない。最上層にふっ酸
水溶液に不溶または難溶のシリサイドを用いることでコ
ンタクト孔内のふっ酸洗浄液での洗浄・表面処理が可能
になる。
イド層をそれより下の層より厚くすることで、下の層と
してＰｔを使用しても、パターニングするＰｔの厚みが
小さくなるので、加工が容易になる。回路の都合で上部
電極とシリコン基板との接続をＡｌ系金属で配線して行
うが、Ｐｔの膜厚を薄くし、Ｔｉ、Ａｌ等の金属を最上
層にした場合は、層間膜成膜後のコンタクト孔の処理・
洗浄にふっ酸系の薬剤を使用できない。最上層にふっ酸
水溶液に不溶または難溶のシリサイドを用いることでコ
ンタクト孔内のふっ酸洗浄液での洗浄・表面処理が可能
になる。
【００１０】酸化膜または窒化膜をマスクとして上部電
極を加工するため、マスクの厚みがレジストに較べ薄
く、かつ、マスク最上層の酸化膜または窒化膜が塩素等
のドライエッチングガスにエッチングされ難く、エッチ
ング中に付着エッチング種が付着して形成される側壁堆
積物がパターンの上面に残留しない。
極を加工するため、マスクの厚みがレジストに較べ薄
く、かつ、マスク最上層の酸化膜または窒化膜が塩素等
のドライエッチングガスにエッチングされ難く、エッチ
ング中に付着エッチング種が付着して形成される側壁堆
積物がパターンの上面に残留しない。
【００１１】
【実施例】図１は、請求項１の構造を請求項３の方法で
作った実施例を示したものである。まず従来の方法で、
シリコン基板１０１上に素子分離用ＬＯＣＯＳ酸化膜１
０２とトランジスタを形成し、層間膜として酸化膜１２
０をＣＶＤで５００nm成膜する（（１）図）。容量下部
電極としてまずＴｉ１０７を５０nm、次に、Ｐｔ１０８
を２００nm成膜する。引き続き、その上にスパッタでＰ
ＺＴ１０９を２００nm成膜する。そのあと、ＰＺＴ／Ｐ
ｔ／Ｔｉ膜をミリングでパターニングする（（２）
図）。その上にまず上部電極の一部となるＰｔ１１０を
５０nm成膜し、タングステンシリサイド１１１を３００
nmスパッタ成膜する。次に、その上に、酸化膜１１２を
２００nm成膜し、レジストマスクでその酸化膜をパター
ニングする。引き続き、パターニングされた酸化膜をマ
スクにタングステンシリサイド１１１とＰｔ１１０をエ
ッチング・パターニングする（（３）図）。次に、ＣＶ
Ｄ酸化膜１１３を３００nm成膜し、コンタクト孔を形成
する。ふっ酸系の洗浄液で洗浄した後、バリアメタルと
してＴｉＮ膜／Ｔｉ膜１１４を成膜・シンター後、Ａｌ
系金属配線１１５を形成する。
作った実施例を示したものである。まず従来の方法で、
シリコン基板１０１上に素子分離用ＬＯＣＯＳ酸化膜１
０２とトランジスタを形成し、層間膜として酸化膜１２
０をＣＶＤで５００nm成膜する（（１）図）。容量下部
電極としてまずＴｉ１０７を５０nm、次に、Ｐｔ１０８
を２００nm成膜する。引き続き、その上にスパッタでＰ
ＺＴ１０９を２００nm成膜する。そのあと、ＰＺＴ／Ｐ
ｔ／Ｔｉ膜をミリングでパターニングする（（２）
図）。その上にまず上部電極の一部となるＰｔ１１０を
５０nm成膜し、タングステンシリサイド１１１を３００
nmスパッタ成膜する。次に、その上に、酸化膜１１２を
２００nm成膜し、レジストマスクでその酸化膜をパター
ニングする。引き続き、パターニングされた酸化膜をマ
スクにタングステンシリサイド１１１とＰｔ１１０をエ
ッチング・パターニングする（（３）図）。次に、ＣＶ
Ｄ酸化膜１１３を３００nm成膜し、コンタクト孔を形成
する。ふっ酸系の洗浄液で洗浄した後、バリアメタルと
してＴｉＮ膜／Ｔｉ膜１１４を成膜・シンター後、Ａｌ
系金属配線１１５を形成する。
【００１２】
【発明の効果】Ｐｔの膜厚が５０nmと小さくその上に、
３００nmのタングステンシリサイドが存在するために、
タングステンシリサイドエッチング後に引き続き、スパ
ッタエッチングされるＰｔによる側壁は、タングステン
シリサイドの側壁部分に多く付着・残留しており、レジ
ストマスクには、残留しなかった。
３００nmのタングステンシリサイドが存在するために、
タングステンシリサイドエッチング後に引き続き、スパ
ッタエッチングされるＰｔによる側壁は、タングステン
シリサイドの側壁部分に多く付着・残留しており、レジ
ストマスクには、残留しなかった。
【００１３】また、上部電極のＰｔをＷ、Ｔｉ、Ｔｉ
Ｎ、ＴｉＷ、Ａｌ、Ａｌ合金に代えることで側壁堆積物
を生成させることなく加工することができた。
Ｎ、ＴｉＷ、Ａｌ、Ａｌ合金に代えることで側壁堆積物
を生成させることなく加工することができた。
【００１４】Ａｌ配線との層間膜にコンタクト孔を開け
て、希ふっ酸によるコンタクト孔内の洗浄を行ってもタ
ングステンシリサイドは、侵食されず、基板とバリアメ
タルとの界面の洗浄効果が損なわれず、良好なコンタク
ト特性が得られた。また、このタングステンシリサイド
に代えて、ＰｄＳｉ2 、ＰｔＳｉを使っても同様の効果
が得られた。
て、希ふっ酸によるコンタクト孔内の洗浄を行ってもタ
ングステンシリサイドは、侵食されず、基板とバリアメ
タルとの界面の洗浄効果が損なわれず、良好なコンタク
ト特性が得られた。また、このタングステンシリサイド
に代えて、ＰｄＳｉ2 、ＰｔＳｉを使っても同様の効果
が得られた。
【図１】本発明の請求項１の構造を請求項３の方法で形
成した実施例を説明する断面図である。
成した実施例を説明する断面図である。
【図２】従来技術を説明する半導体装置の断面図であ
る。
る。
１０１、２０１ 半導体基板 １０２、２０２ ＬＯＣＯＳ酸化膜 １０３、２０３ ソース・ドレイン拡散層 １０４、２０４ ゲートポリシリコン １０５、２０５ ゲート酸化膜 １０６、２０６ トランジスタ容量素子とその分離用層
間膜 １０７ 下部電極１１ １０８、２０７ 下部電極Ｐｔ １０９、２０８ ＰＺＴ膜 １１０、２０９ 上部電極Ｐｔ １１１ 上部電極タングステンシリサイド １１２ マスク酸化膜 １１３、２１０ 配線・素子間層間膜 １１４ ＴｉＮ／Ｔｉバリア膜 １１５、２１１ Ａｌ系金属配線
間膜 １０７ 下部電極１１ １０８、２０７ 下部電極Ｐｔ １０９、２０８ ＰＺＴ膜 １１０、２０９ 上部電極Ｐｔ １１１ 上部電極タングステンシリサイド １１２ マスク酸化膜 １１３、２１０ 配線・素子間層間膜 １１４ ＴｉＮ／Ｔｉバリア膜 １１５、２１１ Ａｌ系金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 27/10 ６５１ 27/04 29/78 ３７１ 27/10 ４５１ 27/108 29/788 29/792
Claims (3)
- 【請求項１】強誘電体が半導体基板上に集積された半導
体装置において、前記強誘電体を挟む上・下部電極のう
ち上部電極の構造が積層構造でかつ、上部電極の最上層
の材料がふっ酸に不溶または難溶のシリサイドであり、
かつ、その最上層のシリサイド層の厚みがそれより下の
層の厚みより厚いことを特徴とする半導体装置。 - 【請求項２】上部電極において最上層を除く層が、Ｗ、
Ｔｉ、ＴｉＮ、ＴｉＷ、Ａｌ、Ａｌ合金のうち１つまた
は複数の材料からなる多層膜で構成されていることを特
徴とする請求項１の半導体装置。 - 【請求項３】請求項１あるいは２の半導体装置の製造方
法であって、上部電極の最上層となるシリサイド上に酸
化シリコン膜または窒化シリコン膜を成膜し、レジスト
マスクにより前記酸化シリコン膜または窒化シリコン膜
およびシリサイドをパターニングし、引き続き、前記パ
ターニングされた酸化シリコン膜または窒化シリコン膜
をマスクとして、前記上部電極をパターニングすること
を特徴とする、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6144273A JP2647005B2 (ja) | 1994-06-27 | 1994-06-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6144273A JP2647005B2 (ja) | 1994-06-27 | 1994-06-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0817822A JPH0817822A (ja) | 1996-01-19 |
| JP2647005B2 true JP2647005B2 (ja) | 1997-08-27 |
Family
ID=15358261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6144273A Expired - Fee Related JP2647005B2 (ja) | 1994-06-27 | 1994-06-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647005B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3024747B2 (ja) * | 1997-03-05 | 2000-03-21 | 日本電気株式会社 | 半導体メモリの製造方法 |
| EP0936678B1 (de) | 1998-02-16 | 2007-03-21 | Infineon Technologies AG | Schaltungsanordnung mit mindestens einem Kondensator und Verfahren zu deren Herstellung |
| JPH11297942A (ja) * | 1998-04-08 | 1999-10-29 | Nec Corp | 強誘電体メモリ装置およびその製造方法 |
| KR100333127B1 (ko) * | 1998-06-29 | 2002-09-05 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
| US6586790B2 (en) | 1998-07-24 | 2003-07-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| KR100324591B1 (ko) * | 1998-12-24 | 2002-04-17 | 박종섭 | 티타늄 알루미늄 질소 합금막을 상부전극의 확산방지막으로서 이용하는 캐패시터 제조 방법 |
-
1994
- 1994-06-27 JP JP6144273A patent/JP2647005B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817822A (ja) | 1996-01-19 |
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