JP3220903B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3220903B2 JP3220903B2 JP22874099A JP22874099A JP3220903B2 JP 3220903 B2 JP3220903 B2 JP 3220903B2 JP 22874099 A JP22874099 A JP 22874099A JP 22874099 A JP22874099 A JP 22874099A JP 3220903 B2 JP3220903 B2 JP 3220903B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に強誘
電体を用い、電気的に書き換え可能な不揮発性メモリの
構造に関するものである。
電体を用い、電気的に書き換え可能な不揮発性メモリの
構造に関するものである。
【０００２】
【従来の技術】従来の半導体不揮発性メモリとしては、
ＭＩＳ型トランジスタが一般に使用されＥＰＲＯＭ（紫
外線消去型不揮発性メモリ）ＥＥＰＲＯＭ（電気的書き
換え可能型不揮発性メモリ）などとして実用化されてい
るものの、これらは書き換え電圧が約２０Ｖ前後と高い
ことや書き換え時間が長いことが問題とされている。従
って最近は、電気的に分極が反転可能な強誘電体膜を用
いて、書き込み時間と読み出し時間が原理的にほぼ同じ
で、電源をきっても分極が保持される不揮発性メモリが
提案されている。この様な強誘電体膜を用いた不揮発性
メモリについては、例えば米国特許４１４９３０２の様
に、シリコン基板上に強誘電体膜からなるキャパシタを
集積した構造や、米国特許３８３２７００の様にＭＩＳ
型トランジスタのゲート部分に強誘電体膜を配置したも
の、あるいはＩＥＤＭ：８７ｐｐ、８５０−８５１の様
に強誘電体膜をＭＯＳ型半導体装置に積層した構造の不
揮発性メモリなどあるが、いずれに於いても集積化、製
造工程の面で満足のいくものが得られていない。
ＭＩＳ型トランジスタが一般に使用されＥＰＲＯＭ（紫
外線消去型不揮発性メモリ）ＥＥＰＲＯＭ（電気的書き
換え可能型不揮発性メモリ）などとして実用化されてい
るものの、これらは書き換え電圧が約２０Ｖ前後と高い
ことや書き換え時間が長いことが問題とされている。従
って最近は、電気的に分極が反転可能な強誘電体膜を用
いて、書き込み時間と読み出し時間が原理的にほぼ同じ
で、電源をきっても分極が保持される不揮発性メモリが
提案されている。この様な強誘電体膜を用いた不揮発性
メモリについては、例えば米国特許４１４９３０２の様
に、シリコン基板上に強誘電体膜からなるキャパシタを
集積した構造や、米国特許３８３２７００の様にＭＩＳ
型トランジスタのゲート部分に強誘電体膜を配置したも
の、あるいはＩＥＤＭ：８７ｐｐ、８５０−８５１の様
に強誘電体膜をＭＯＳ型半導体装置に積層した構造の不
揮発性メモリなどあるが、いずれに於いても集積化、製
造工程の面で満足のいくものが得られていない。
【０００３】図２に従来の半導体装置の一例を示した。
２０１の半導体基板、２０２のＬＯＣＯＳ、２０３のゲ
ート膜、２０４のポリシリコン電極、２０５の低濃度拡
散層、２０６のサイドウォール膜、２０７の高濃度拡散
層をへて、第２フィールド２０８をデポし、コンタクト
フォトエッチ後、２０９のバリアメタルと２１０のＡＬ
系合金配線を形成する。続いてスパッタでＰｔ下部電極
２１１とＰＺＴ（ＰｂＴｉＯ3／ＰｂＺｒＯ3）２１２
と、Ｐｔ上部電極２１３デポしバターニングで強誘電体
メモリ膜を形成する。Ｏ2中でアニール後、ＣＶＤ酸化
膜２１４をデポ後、コンタクトフォトエッチし２１５の
バリアメタルと２１６のＡｌ系配線を形成後、パッシベ
ーション膜２１７を形成して完成する。
２０１の半導体基板、２０２のＬＯＣＯＳ、２０３のゲ
ート膜、２０４のポリシリコン電極、２０５の低濃度拡
散層、２０６のサイドウォール膜、２０７の高濃度拡散
層をへて、第２フィールド２０８をデポし、コンタクト
フォトエッチ後、２０９のバリアメタルと２１０のＡＬ
系合金配線を形成する。続いてスパッタでＰｔ下部電極
２１１とＰＺＴ（ＰｂＴｉＯ3／ＰｂＺｒＯ3）２１２
と、Ｐｔ上部電極２１３デポしバターニングで強誘電体
メモリ膜を形成する。Ｏ2中でアニール後、ＣＶＤ酸化
膜２１４をデポ後、コンタクトフォトエッチし２１５の
バリアメタルと２１６のＡｌ系配線を形成後、パッシベ
ーション膜２１７を形成して完成する。
【０００４】
【発明が解決しようとする課題】しかし従来方法では、
スパッタ法によりＰＺＴ、ＰＬＺＴが形成され、結晶性
が粗悪の為、Ｏ2中で５００℃以上の熱処理が必要とす
るが、この時、ＡｌとＰＺＴ又はＳｉとのバリア性が十
分でないのでコンタクト部のリーク又は特性劣化を生じ
る。又、ＰＺＴのスイッチング特性、ヒステリシス特性
は、Ｈ2処理により非常に低下するという問題があっ
た。
スパッタ法によりＰＺＴ、ＰＬＺＴが形成され、結晶性
が粗悪の為、Ｏ2中で５００℃以上の熱処理が必要とす
るが、この時、ＡｌとＰＺＴ又はＳｉとのバリア性が十
分でないのでコンタクト部のリーク又は特性劣化を生じ
る。又、ＰＺＴのスイッチング特性、ヒステリシス特性
は、Ｈ2処理により非常に低下するという問題があっ
た。
【０００５】本発明はかかる問題を一掃し、高温処理が
でき、且つ、集積度を下げずに、高歩留り高信頼性の強
誘電メモリを集積した半導体装置を供給し実用化するこ
とを目的としている。
でき、且つ、集積度を下げずに、高歩留り高信頼性の強
誘電メモリを集積した半導体装置を供給し実用化するこ
とを目的としている。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体装置の製造方法において、下部電
極の形成工程と、強誘電体膜の形成工程と、上部電極の
形成工程とを有し、前記上部電極の上方に、Ｒｕ層を形
成する工程と、前記Ｒｕ層上にテトラエトキシシランを
材料としプラズマＣＶＤ法を用いて成膜を行う工程を備
えたことを特徴とする。本発明に係る半導体装置の製造
方法は、強誘電体キャパシタを備えた半導体装置の製造
方法において、下部電極の形成工程と、強誘電体膜の形
成工程と、上部電極の形成工程とを有し、前記上部電極
の上方に、Ａｕ、Ｃｕ、Ａｇ、Ｃｏ、Ｐｔ、Ｒｈ、Ｗの
いずれかからなる配線層を形成する工程と、該配線層の
上面にＲｕ層を形成する工程と、前記Ｒｕ層上にテトラ
エトキシシランを材料としプラズマＣＶＤ法を用いて成
膜を行う工程を備えたことを特徴とする。本発明に係る
半導体装置の製造方法は、上記構成において、更に、前
記配線層をメッキによって形成することを特徴とする。
の製造方法は、半導体装置の製造方法において、下部電
極の形成工程と、強誘電体膜の形成工程と、上部電極の
形成工程とを有し、前記上部電極の上方に、Ｒｕ層を形
成する工程と、前記Ｒｕ層上にテトラエトキシシランを
材料としプラズマＣＶＤ法を用いて成膜を行う工程を備
えたことを特徴とする。本発明に係る半導体装置の製造
方法は、強誘電体キャパシタを備えた半導体装置の製造
方法において、下部電極の形成工程と、強誘電体膜の形
成工程と、上部電極の形成工程とを有し、前記上部電極
の上方に、Ａｕ、Ｃｕ、Ａｇ、Ｃｏ、Ｐｔ、Ｒｈ、Ｗの
いずれかからなる配線層を形成する工程と、該配線層の
上面にＲｕ層を形成する工程と、前記Ｒｕ層上にテトラ
エトキシシランを材料としプラズマＣＶＤ法を用いて成
膜を行う工程を備えたことを特徴とする。本発明に係る
半導体装置の製造方法は、上記構成において、更に、前
記配線層をメッキによって形成することを特徴とする。
【０００７】
【作用】上下電極、あるいは配線にＡＬ系材料を用いな
いことにより、ＳｉあるいはＰＺＴとの反応を防止する
ことができる。さらに、メッキにより非常に良好なカバ
レッジを得る上、スパッタダメージや、回復の為のＨ2
モニターが不用となる。
いことにより、ＳｉあるいはＰＺＴとの反応を防止する
ことができる。さらに、メッキにより非常に良好なカバ
レッジを得る上、スパッタダメージや、回復の為のＨ2
モニターが不用となる。
【０００８】
【実施例】図１は本発明の一実施例を示したものであ
る。１０１は半導体基板、１０２はＬＯＣＯＳ、１０３
はゲート膜、１０４はポリシリコン電極、１０５はＭｏ
ＳｉＸ、１０６は低濃度拡散層、１０７はサイドウォー
ル膜、１０８は高濃度拡散層、１０９は第２フィールド
膜でありコンタクトエッチ後、バリアメタル１１０を形
成する。バリアメタルは先ず、ＴｉＮ／Ｔｉ層を１００
０Å／２００Åスパッタで形成し、バリア性を向上させ
る為Ｏ2プラズマ中で３０秒処理後、Ｐｔ／Ｔｉを１０
００Å／２００Å形成し、配線部以外をレジストでパタ
ーン形成し、Ａｕメッキ配線１１１を１．０μ電気メッ
キで形成後、レジストをハクリし、イオンシーリングで
Ａｕメッキ層をマスクとしてバリア層をエッチングす
る。次に、Ｒｕ１１２を８００Å無電解でメッキ後、５
００℃〜８００℃で酸化し、数百ÅのＲｕＯ2１１３層
を形成する。続いて、ＰＺＴ３０００Å１１４と上部電
極のＰｔ１１５をスパッタでつけ、フォトエッチで所定
のパターンに強誘電体を形成する。次にプラズマＴＥＯ
Ｓ膜１１６を１．０μとサーマルＴＥＯＳ膜０．４μを
つけ全面ＲＩＥでエッチバックし、平坦化した後、ＳＯ
Ｇを１０００Åスピン塗布し５００℃でアニールする。
さらに平面部のＳＯＧをＡｒとＣ2Ｆ6系ガスでエッチバ
ックした後、ホールをあけ、上部配線を形成する。バリ
アメタルとしてＰｔ／Ｔｉ１１７を用い、配線として、
Ａｕメッキ１１８を用いた。Ａｕメッキ上には下部電極
配線と同様にＲｕ無電解メッキを用いた。パッシベーシ
ョンはプラズマＴＥＯＳ膜１１９を用いた。
る。１０１は半導体基板、１０２はＬＯＣＯＳ、１０３
はゲート膜、１０４はポリシリコン電極、１０５はＭｏ
ＳｉＸ、１０６は低濃度拡散層、１０７はサイドウォー
ル膜、１０８は高濃度拡散層、１０９は第２フィールド
膜でありコンタクトエッチ後、バリアメタル１１０を形
成する。バリアメタルは先ず、ＴｉＮ／Ｔｉ層を１００
０Å／２００Åスパッタで形成し、バリア性を向上させ
る為Ｏ2プラズマ中で３０秒処理後、Ｐｔ／Ｔｉを１０
００Å／２００Å形成し、配線部以外をレジストでパタ
ーン形成し、Ａｕメッキ配線１１１を１．０μ電気メッ
キで形成後、レジストをハクリし、イオンシーリングで
Ａｕメッキ層をマスクとしてバリア層をエッチングす
る。次に、Ｒｕ１１２を８００Å無電解でメッキ後、５
００℃〜８００℃で酸化し、数百ÅのＲｕＯ2１１３層
を形成する。続いて、ＰＺＴ３０００Å１１４と上部電
極のＰｔ１１５をスパッタでつけ、フォトエッチで所定
のパターンに強誘電体を形成する。次にプラズマＴＥＯ
Ｓ膜１１６を１．０μとサーマルＴＥＯＳ膜０．４μを
つけ全面ＲＩＥでエッチバックし、平坦化した後、ＳＯ
Ｇを１０００Åスピン塗布し５００℃でアニールする。
さらに平面部のＳＯＧをＡｒとＣ2Ｆ6系ガスでエッチバ
ックした後、ホールをあけ、上部配線を形成する。バリ
アメタルとしてＰｔ／Ｔｉ１１７を用い、配線として、
Ａｕメッキ１１８を用いた。Ａｕメッキ上には下部電極
配線と同様にＲｕ無電解メッキを用いた。パッシベーシ
ョンはプラズマＴＥＯＳ膜１１９を用いた。
【０００９】
【発明の効果】ＰＺＴの強誘電スイッチング及びシステ
リシス特性を向上させる為、５００〜７００℃のＯ2中
でのアニールが必要となるが、本発明では、Ａｕメッキ
配線とＳｉとのコンタクト特性は全く変化せず良好であ
った。さらに、ＰＺＴとＲｕＯ2／Ｒｕ／Ａｕとの反応
も、特性劣化もなかった。又、従来ＡｕとＳｉＯ2とは
非常に密着性が悪いのであるが、本発明方法により密着
性が大巾に向上し、ＳｉＯ2膜の使用が可能となった。
このことは、プラズマ窒化膜等を使わなくても良い為、
ＰＺＴ特性劣化をもたらすＨ2の影響をさけれる上、誘
電率の高い窒化膜から低い酸化膜を厚くつけれる為、層
間容量を減らす点でも効果がある。さらに、ＲｕＯ
2は、従来の下部Ｐｔ電極に代る役目をするので合理化
ともなる。又、メッキ配線は、スパッタダメージをなく
し、回復の為のＨ2モニターも不用である上、カバレッ
ジも良く、従来のＡＬ系配線の欠点を一掃し、強誘電体
を有した集積回路技術には不可欠な方法といえる。
リシス特性を向上させる為、５００〜７００℃のＯ2中
でのアニールが必要となるが、本発明では、Ａｕメッキ
配線とＳｉとのコンタクト特性は全く変化せず良好であ
った。さらに、ＰＺＴとＲｕＯ2／Ｒｕ／Ａｕとの反応
も、特性劣化もなかった。又、従来ＡｕとＳｉＯ2とは
非常に密着性が悪いのであるが、本発明方法により密着
性が大巾に向上し、ＳｉＯ2膜の使用が可能となった。
このことは、プラズマ窒化膜等を使わなくても良い為、
ＰＺＴ特性劣化をもたらすＨ2の影響をさけれる上、誘
電率の高い窒化膜から低い酸化膜を厚くつけれる為、層
間容量を減らす点でも効果がある。さらに、ＲｕＯ
2は、従来の下部Ｐｔ電極に代る役目をするので合理化
ともなる。又、メッキ配線は、スパッタダメージをなく
し、回復の為のＨ2モニターも不用である上、カバレッ
ジも良く、従来のＡＬ系配線の欠点を一掃し、強誘電体
を有した集積回路技術には不可欠な方法といえる。
【００１０】本実施例としてはメッキ金属としてはＡｕ
を示したが、Ｃｕ、Ａｇ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｈ、Ｗ
等でも同等であり、その上への無電解メッキ層もＲｕの
他、Ｔｉ、Ｚｒ、Ｃｒ等でも同等の効果を有し、又、酸
化の代りに窒化、硼化により、ＴｉＮ、ＺｒＢ2等を形
成しても、前述の効果を示すものである。
を示したが、Ｃｕ、Ａｇ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｈ、Ｗ
等でも同等であり、その上への無電解メッキ層もＲｕの
他、Ｔｉ、Ｚｒ、Ｃｒ等でも同等の効果を有し、又、酸
化の代りに窒化、硼化により、ＴｉＮ、ＺｒＢ2等を形
成しても、前述の効果を示すものである。
【図１】 本発明半導体装置の断面図である。
【図２】 従来の半導体装置の断面図を示した。
１０１、２０１・・・半導体基板 １０２、２０２・・・ＬＯＣＯＳ １０３、２０３・・・ゲート膜 １０４、２０４・・・ＰｏｌｙＳｉ膜 １０５・・・・・・・ＭｏＳｉＸ膜 １０６、２０５・・・低濃度拡散層 １０７、２０６・・・サイドウォール膜 １０８、２０７・・・高濃度拡散層 １０９、２０８・・・第２フィールド膜 １１０、２０９・・・バリアメタル １１１・・・・・・・Ａｕメッキ配線 １１２・・・・・・・Ｒｕ無電解メッキ層 １１３・・・・・・・ＲｕＯ2 １１４、２１２・・・ＰＺＴ １１５、２１３・・・上部Ｐｔ電極 １１６、２１４・・・層間ＳｉＯ2 １１７、２１５・・・バリアメタル １１８・・・・・・・第２層Ａｕメッキ配線 １１９、２１７・・・パッシベーション膜 ２１０・・・・・・・第１ＡＬ配線 ２１１・・・・・・・下部Ｐｔ電極 ２１６・・・・・・・第２ＡＬ配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/822 H01L 27/04
Claims (3)
- 【請求項１】 強誘電体キャパシタを備えた半導体装置
の製造方法において、 下部電極の形成工程と、 強誘電体膜の形成工程と、 上部電極の形成工程とを有し、 前記上部電極の上方に、Ｒｕ層を形成する工程と、 前記Ｒｕ層上にテトラエトキシシランを材料としプラズ
マＣＶＤ法を用いて成膜を行う工程を備えたこと を特徴
とする半導体装置の製造方法。 - 【請求項２】 強誘電体キャパシタを備えた半導体装置
の製造方法において、 下部電極の形成工程と、 強誘電体膜の形成工程と、 上部電極の形成工程とを有し、 前記上部電極の上方に、Ａｕ、Ｃｕ、Ａｇ、Ｃｏ、Ｐ
ｔ、Ｒｈ、Ｗのいずれかからなる配線層を形成する工程
と、 該配線層の上面にＲｕ層を形成する工程と、 前記Ｒｕ層上にテトラエトキシシランを材料としプラズ
マＣＶＤ法を用いて成膜を行う工程を備えたことを特徴
とする半導体装置の製造方法。 - 【請求項３】 更に、前記配線層をメッキによって形成
することを特徴とする請求項２に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22874099A JP3220903B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22874099A JP3220903B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208963A Division JP3006053B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049318A JP2000049318A (ja) | 2000-02-18 |
| JP3220903B2 true JP3220903B2 (ja) | 2001-10-22 |
Family
ID=16881088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22874099A Expired - Lifetime JP3220903B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3220903B2 (ja) |
-
1999
- 1999-08-12 JP JP22874099A patent/JP3220903B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| １９９０ ＩＥＥＥ ＶＭＩＣ Ｃｏｎｆｅｒｅｎｃｅ，Ｊｕｎｅ １２−１３，（１９９０）ｐｐ．３８４−３８６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000049318A (ja) | 2000-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001212 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010710 |
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