JPH03153084A - 半導体装置 - Google Patents
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- JPH03153084A JPH03153084A JP1292650A JP29265089A JPH03153084A JP H03153084 A JPH03153084 A JP H03153084A JP 1292650 A JP1292650 A JP 1292650A JP 29265089 A JP29265089 A JP 29265089A JP H03153084 A JPH03153084 A JP H03153084A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置、特に強誘電体を用い、電気的に
書き換え可能な不揮発性メモリの構造に関するものであ
る。
書き換え可能な不揮発性メモリの構造に関するものであ
る。
［従来の技術］
従来の半導体不揮発性メモリとしては、ＭＩＳ型トラン
ジスタが一般に使用されＥＦＲＯＭ （紫外線消去型不
揮発性メモリ）ＥＥＦＲＯＭ （電気的書き換え可能型
不揮発性メモリ）などとして実用化されているものの、
これらは書き換え電圧が約２０Ｖ前後と高いことや書き
換え時間が長いことが問題とされている。従って最近は
、電気的に分極が反転可能な強誘電体膜を用いて、書き
込み時間と読み出し時間が原理的にほぼ同じで、電源を
きっても分極が保持される不揮発性メモリが提案されて
いる。この様な強誘電体膜を用いた不揮発性メモリにつ
いては、例えば米国特許４１４９３０２の様に、シリコ
ン基板上に強誘電体膜からなるキヤパシタを集積した構
造や、米国特許３８３２７００の様にＭＩＳ型トランジ
スタのゲート部分に強誘電体膜を配置したもの、あるい
はＩＥＤＭ：８７ｐｐ、８５０−８５１の様に強誘電体
膜をＭＯ５型半導体装置に積層した構造の不揮発性メモ
リなどあるが、いずれに於いても集積化、製造工程の面
で満足のいくものが得られていない。
ジスタが一般に使用されＥＦＲＯＭ （紫外線消去型不
揮発性メモリ）ＥＥＦＲＯＭ （電気的書き換え可能型
不揮発性メモリ）などとして実用化されているものの、
これらは書き換え電圧が約２０Ｖ前後と高いことや書き
換え時間が長いことが問題とされている。従って最近は
、電気的に分極が反転可能な強誘電体膜を用いて、書き
込み時間と読み出し時間が原理的にほぼ同じで、電源を
きっても分極が保持される不揮発性メモリが提案されて
いる。この様な強誘電体膜を用いた不揮発性メモリにつ
いては、例えば米国特許４１４９３０２の様に、シリコ
ン基板上に強誘電体膜からなるキヤパシタを集積した構
造や、米国特許３８３２７００の様にＭＩＳ型トランジ
スタのゲート部分に強誘電体膜を配置したもの、あるい
はＩＥＤＭ：８７ｐｐ、８５０−８５１の様に強誘電体
膜をＭＯ５型半導体装置に積層した構造の不揮発性メモ
リなどあるが、いずれに於いても集積化、製造工程の面
で満足のいくものが得られていない。
第２図に従来の半導体装置の一例を示した。２０１の半
導体基板、２０２のＬＯＣＯ５，２０３のゲート膜、２
０４のポリシリコン電極、２０５の低濃度拡散層、２０
６のサイドウオール膜、２０７の高濃度拡散層をへて、
第２フイールド２０８をデボし、コンタクトフォトエッ
チ後、２０９のＡＬ系合金配線を形成する。続いてスパ
ッタでＰＺＴ （ＰｂＴ ｉＯ−／ＰｂＺｒ０− ）等
をデボしパターニングで強誘電体メモリ膜２１０を形成
する。０２中でアニール後、ＣＶＤ酸化膜２１１をデボ
後、コンタクトフォトエッチしＡＪ２系配線で上部電極
２１２を形成後、パッシベーション膜２１３を形成して
完成する。
導体基板、２０２のＬＯＣＯ５，２０３のゲート膜、２
０４のポリシリコン電極、２０５の低濃度拡散層、２０
６のサイドウオール膜、２０７の高濃度拡散層をへて、
第２フイールド２０８をデボし、コンタクトフォトエッ
チ後、２０９のＡＬ系合金配線を形成する。続いてスパ
ッタでＰＺＴ （ＰｂＴ ｉＯ−／ＰｂＺｒ０− ）等
をデボしパターニングで強誘電体メモリ膜２１０を形成
する。０２中でアニール後、ＣＶＤ酸化膜２１１をデボ
後、コンタクトフォトエッチしＡＪ２系配線で上部電極
２１２を形成後、パッシベーション膜２１３を形成して
完成する。
［発明が解決しようとする課題］
しかし従来方法では、スパッタ法によりＰＺＴ、ＰＬＺ
Ｔが形成され、結晶性が粗悪の為、０２中で５００℃以
上の熱処理が必要とするが。
Ｔが形成され、結晶性が粗悪の為、０２中で５００℃以
上の熱処理が必要とするが。
この時、ＡＬがＰＺＴ中に侵入し、特性劣化を生じる。
又、ｐｔ等をＰＺＴ上下に形成する時もあるがＡＬ系合
金の反応が進み１歩留り、特性を劣化させていた。又Ａ
Ｌとの反応を防ぐ為下部電極を高融点材料で形成する時
もあるが、この場合は、配線抵抗が高く、スイッチング
速度に問題があった。
金の反応が進み１歩留り、特性を劣化させていた。又Ａ
Ｌとの反応を防ぐ為下部電極を高融点材料で形成する時
もあるが、この場合は、配線抵抗が高く、スイッチング
速度に問題があった。
本発明は、かかる問題を一掃し、高温処理ができ、且つ
、集積度を下げずに、高歩留り高信頼性の強誘電メモリ
を集積した半導体装置を供給し実用化することを目的と
している。
、集積度を下げずに、高歩留り高信頼性の強誘電メモリ
を集積した半導体装置を供給し実用化することを目的と
している。
［課題を解決するための手段１
本発明は、強誘電体を挟む上、下部電極の少なくとも１
層以上が、Ａｕ、Ｃｕ、Ｎｉ、Ｃｏ、Ｒｈ、Ｐｔ、Ｒｄ
、Ｗ等メッキ配線を有し、且つバリアメタルとして、メ
タル、メタルナイトライド、メタルシリサイド、メタル
カーバイトの単相、あるいは組合せ積層であることを特
徴としている。
層以上が、Ａｕ、Ｃｕ、Ｎｉ、Ｃｏ、Ｒｈ、Ｐｔ、Ｒｄ
、Ｗ等メッキ配線を有し、且つバリアメタルとして、メ
タル、メタルナイトライド、メタルシリサイド、メタル
カーバイトの単相、あるいは組合せ積層であることを特
徴としている。
さらに該パリアメクルは０２プラズマあるいは０□を微
量含む不活性ガス中でのアニールにより０２を含有又は
酸化物層を形成することにより、より効果を増すもので
ある。
量含む不活性ガス中でのアニールにより０２を含有又は
酸化物層を形成することにより、より効果を増すもので
ある。
［実 施 例］
第１図は本発明の一実施例を示すものである。
１０１は半導体基板、１０２はＬＯＣＯ３，１０３はゲ
ート酸化膜、１０４はドープポリシリコン１ｔＦｆ１．
１０５はＭｏＳｉｘ、１０６は低濃度拡散層、１０７は
サイドウオール膜、１０８は高濃度拡散層、１０９は第
２フイールド膜でありコンタクトフォトエッチ後、先ず
ＴｉＮ／Ｔｉ、１０００人／２００人をデボし、０２プ
ラズマ中で酸化処理をする６次に、Ｐｔ／Ｔｉを１００
０人／２００人デポし、この膜１１０を電極として、Ａ
ｕメッキ１１１を０．８μ形成する。
ート酸化膜、１０４はドープポリシリコン１ｔＦｆ１．
１０５はＭｏＳｉｘ、１０６は低濃度拡散層、１０７は
サイドウオール膜、１０８は高濃度拡散層、１０９は第
２フイールド膜でありコンタクトフォトエッチ後、先ず
ＴｉＮ／Ｔｉ、１０００人／２００人をデボし、０２プ
ラズマ中で酸化処理をする６次に、Ｐｔ／Ｔｉを１００
０人／２００人デポし、この膜１１０を電極として、Ａ
ｕメッキ１１１を０．８μ形成する。
続いて、ＴｉＮ／Ｔｉを第１層と同様にデボ、０□プラ
ズマ処理し、Ｐｔ／Ｔｉを全面デボ後、ＰＺＴ膜を０．
８ｕスパツタでデボする。パターンエッチしてＰＺＴｌ
ｉｌ１４と、下部電極１１３を得る６次にＴＥＯＳＯ，
プラズマにより署間膜１１５を形成し、コンタクト開孔
後、ＴｉＮ／Ｔ ｉ ／ Ｐ を膜をデボ後、Ｏ，プラ
ズマ処理し、その後Ｐ ｔ ／ Ｔ ｉ膜をデボし、第
１層配線と同様にＡｕメッキ層を形成する。パターンエ
ッチにより、第２層Ａｕメッキ配、１１１１７とそのバ
リアメタル層１１６を得る。Ｐ−３ｉＮ１１８をパッシ
ベーション膜としてつけて完成する。
ズマ処理し、Ｐｔ／Ｔｉを全面デボ後、ＰＺＴ膜を０．
８ｕスパツタでデボする。パターンエッチしてＰＺＴｌ
ｉｌ１４と、下部電極１１３を得る６次にＴＥＯＳＯ，
プラズマにより署間膜１１５を形成し、コンタクト開孔
後、ＴｉＮ／Ｔ ｉ ／ Ｐ を膜をデボ後、Ｏ，プラ
ズマ処理し、その後Ｐ ｔ ／ Ｔ ｉ膜をデボし、第
１層配線と同様にＡｕメッキ層を形成する。パターンエ
ッチにより、第２層Ａｕメッキ配、１１１１７とそのバ
リアメタル層１１６を得る。Ｐ−３ｉＮ１１８をパッシ
ベーション膜としてつけて完成する。
〔発明の効果１
結果的に強誘電メモリは、
Ａｕメッキ（上部電極）
Ｐｔ／Ｔｉ／Ｔｉ０Ｎ−ＴｉＮ／Ｔｉ／ＰｔＣ上バリア
） ＰＺＴ／Ｐｔ／Ｔｉ／Ｔｉ０Ｎ−ＴｉＮ／Ｔｉ（下部バ
リア） Ａｕメッキ（下部電極） となり、５００°Ｃアニールしても殆どＰＺＴへの拡散
はなく、実験では該構造では９００°Ｃまで大きな変化
は生じないことが確認された。Ｐｔは安定でＰＺＴの分
極特性、書き込み、消去特性を高寿命、高品質化する働
きをもち、且つ、低抵抗配線が可能で、第１層配線上で
も第２層配線上でも任意の層に強誘電メモリ膜を配置で
きるので、設計の自由度も大きくなり高集積度化にも適
している。
） ＰＺＴ／Ｐｔ／Ｔｉ／Ｔｉ０Ｎ−ＴｉＮ／Ｔｉ（下部バ
リア） Ａｕメッキ（下部電極） となり、５００°Ｃアニールしても殆どＰＺＴへの拡散
はなく、実験では該構造では９００°Ｃまで大きな変化
は生じないことが確認された。Ｐｔは安定でＰＺＴの分
極特性、書き込み、消去特性を高寿命、高品質化する働
きをもち、且つ、低抵抗配線が可能で、第１層配線上で
も第２層配線上でも任意の層に強誘電メモリ膜を配置で
きるので、設計の自由度も大きくなり高集積度化にも適
している。
又、メッキ配線により層間膜等にＢＰＳＧ等がつかえ、
平坦化もできることも特性の安定化に寄与している。
平坦化もできることも特性の安定化に寄与している。
本発明は、Ａｕメツ配線のみについて述べたが他のメッ
キ配線、無電解メッキ層でも同等の効果を有し、バリア
メタルも種々の組合せが可能である。
キ配線、無電解メッキ層でも同等の効果を有し、バリア
メタルも種々の組合せが可能である。
第１図は本発明の実施例を示す半導体装置の断面図であ
り、第２図は従来の半導体装置を示す図である。 １０１． １０２． １０３． １０４． １０５ ・ １０６． １０７゜ １０８． １０９． １１０ ・ １１１ ・ １１２ ・ １１３ ・ １１４ ・ １１５ ・ １１６ ・ １１７ ・ ２０９ ・ ２０１ ・ ２０２ ・ ２０３ ・ ２０４ ・ ２０５ ・ ２０６ ・ ２０７ ・ ２０８ ・ ・半導体基板 ・ＬＯＧＯ５ ・ゲート膜 ・ポリシリコン電極 ・ＭｏＳｉｘ ・低濃度拡散層 ・サイドウオール ・高濃度拡散層 ・第２フイールド膜 ・バリアメタル ・下部Ａｕメッキ配線電極 ・下部バリア電極膜 ・ＰＺＴ膜 ・層間膜 ・上部バリア電極膜 ・上部Ａｕメッキ配線電極 ・パッシベーション膜 ・ＡＬ配線 ２１０ ・ ２１１ ・ ２１２ ・ ２１３ ・ ・ ＰＺＴ ・層間膜 ・ＡＬ配線 ・パッシベーション膜 以 上
り、第２図は従来の半導体装置を示す図である。 １０１． １０２． １０３． １０４． １０５ ・ １０６． １０７゜ １０８． １０９． １１０ ・ １１１ ・ １１２ ・ １１３ ・ １１４ ・ １１５ ・ １１６ ・ １１７ ・ ２０９ ・ ２０１ ・ ２０２ ・ ２０３ ・ ２０４ ・ ２０５ ・ ２０６ ・ ２０７ ・ ２０８ ・ ・半導体基板 ・ＬＯＧＯ５ ・ゲート膜 ・ポリシリコン電極 ・ＭｏＳｉｘ ・低濃度拡散層 ・サイドウオール ・高濃度拡散層 ・第２フイールド膜 ・バリアメタル ・下部Ａｕメッキ配線電極 ・下部バリア電極膜 ・ＰＺＴ膜 ・層間膜 ・上部バリア電極膜 ・上部Ａｕメッキ配線電極 ・パッシベーション膜 ・ＡＬ配線 ２１０ ・ ２１１ ・ ２１２ ・ ２１３ ・ ・ ＰＺＴ ・層間膜 ・ＡＬ配線 ・パッシベーション膜 以 上
Claims (3)
- （１）強誘電体膜が、半導体基板上に集積された半導体
装置に於て、前記強誘電体を挟む上、下部電極の少なく
とも１層以上が、Ａｕ、Ｃｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｄ
、Ｒｈ、Ｗ等の電解又は無電解メッキ層よりなることを
特徴とする半導体装置。 - （２）前記メッキ層のバリアメタルとして、メタル、メ
タルナイトライド、メタルシリサイド、メタルカーバイ
トの単相、又は組み合せ積層膜より成ることを特徴とす
る請求項１記載の半導体装置。 - （３）バリアメタルの少なくとも１層以上は、膜中に酸
素を含有するか、酸化物層を有することを特徴とする請
求項１、又は２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292650A JPH03153084A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292650A JPH03153084A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03153084A true JPH03153084A (ja) | 1991-07-01 |
Family
ID=17784529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292650A Pending JPH03153084A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03153084A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349642B1 (ko) * | 1999-06-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자 및 그 제조 방법 |
| KR100607163B1 (ko) * | 1999-09-07 | 2006-08-01 | 삼성전자주식회사 | 강유전체 메모리 소자 및 그 제조방법 |
| JP2008172158A (ja) * | 2007-01-15 | 2008-07-24 | Seiko Epson Corp | キャパシタおよびその製造方法 |
| US7800518B2 (en) | 2006-01-13 | 2010-09-21 | Smk Corporation | Pulse modulation method |
| JP4634580B2 (ja) * | 2000-07-03 | 2011-02-16 | 富士通株式会社 | 酸化物誘電体膜用電極構造およびそれを用いたキャパシタ素子及びそれらの製造方法 |
-
1989
- 1989-11-10 JP JP1292650A patent/JPH03153084A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349642B1 (ko) * | 1999-06-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자 및 그 제조 방법 |
| KR100607163B1 (ko) * | 1999-09-07 | 2006-08-01 | 삼성전자주식회사 | 강유전체 메모리 소자 및 그 제조방법 |
| JP4634580B2 (ja) * | 2000-07-03 | 2011-02-16 | 富士通株式会社 | 酸化物誘電体膜用電極構造およびそれを用いたキャパシタ素子及びそれらの製造方法 |
| US7800518B2 (en) | 2006-01-13 | 2010-09-21 | Smk Corporation | Pulse modulation method |
| JP2008172158A (ja) * | 2007-01-15 | 2008-07-24 | Seiko Epson Corp | キャパシタおよびその製造方法 |
| JP4492819B2 (ja) * | 2007-01-15 | 2010-06-30 | セイコーエプソン株式会社 | キャパシタの製造方法 |
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