JP3006053B2 - 半導体装置 - Google Patents
半導体装置Info
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Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特に強誘電体を用い、電気的
に書き換え可能な不揮発性メモリの構造に関するもので
ある。
に書き換え可能な不揮発性メモリの構造に関するもので
ある。
従来の半導体不揮発性メモリとしては、MIS型トラン
ジスタが一般に使用されてEPROM（紫外線消去型不揮発
性メモリ）EEPROM（電気的書き換え可能型不揮発性メモ
リ）などとして実用化されているものの、これらは書き
換え電圧が約20V前後と高いことや書き換え時間が長い
ことが問題とされている。従って最近は、電気的に分極
が反転可能な強誘電体膜を用いて、書き込み時間と読み
出し時間が原理的にほぼ同じで、電源をきっても分極が
保持される不揮発性メモリが提案されている。この様な
強誘電体膜を用いた不揮発性メモリについては、例えば
米国特許4149302の様に、シリコン基板上に強誘電体膜
からなるキャパシタを集積した構造や、米国特許383270
0の様にMIS型トランジスタのゲート部分に強誘電体膜を
配置したもの、あるいはIEDM:87pp、850−851の様に強
誘電体膜をMOS型半導体装置に積層した構造の不揮発性
メモリなどあるが、いずれに於いても集積化、製造工程
の面で満足のいくものが得られていない。
ジスタが一般に使用されてEPROM（紫外線消去型不揮発
性メモリ）EEPROM（電気的書き換え可能型不揮発性メモ
リ）などとして実用化されているものの、これらは書き
換え電圧が約20V前後と高いことや書き換え時間が長い
ことが問題とされている。従って最近は、電気的に分極
が反転可能な強誘電体膜を用いて、書き込み時間と読み
出し時間が原理的にほぼ同じで、電源をきっても分極が
保持される不揮発性メモリが提案されている。この様な
強誘電体膜を用いた不揮発性メモリについては、例えば
米国特許4149302の様に、シリコン基板上に強誘電体膜
からなるキャパシタを集積した構造や、米国特許383270
0の様にMIS型トランジスタのゲート部分に強誘電体膜を
配置したもの、あるいはIEDM:87pp、850−851の様に強
誘電体膜をMOS型半導体装置に積層した構造の不揮発性
メモリなどあるが、いずれに於いても集積化、製造工程
の面で満足のいくものが得られていない。
第２図に従来の半導体装置の一例を示した。201の半
導体基板、202のLOCOS、203のゲート膜、204のポリシリ
コン電極、205の低濃度拡散層、206のサイドウォール
膜、207の高濃度拡散層をへて、第２フィールド208をデ
ポし、コンタクトフォトエッチ後、209のバリアメタル
と210のAL系合金配線を形成する。続いてスパッタでPt
下部電極211とPZT（PbTiO3/PbZrO3）212と、Pt上部電極
213デポしパターニングで強誘電体メモリ膜を形成す
る。O2中でアニール後、CVD酸化膜214をデポ後、コンタ
クトフォトエッチし215のバリアメタルと216のAl系配線
を形成後、パッシベーション膜217を形成して完成す
る。
導体基板、202のLOCOS、203のゲート膜、204のポリシリ
コン電極、205の低濃度拡散層、206のサイドウォール
膜、207の高濃度拡散層をへて、第２フィールド208をデ
ポし、コンタクトフォトエッチ後、209のバリアメタル
と210のAL系合金配線を形成する。続いてスパッタでPt
下部電極211とPZT（PbTiO3/PbZrO3）212と、Pt上部電極
213デポしパターニングで強誘電体メモリ膜を形成す
る。O2中でアニール後、CVD酸化膜214をデポ後、コンタ
クトフォトエッチし215のバリアメタルと216のAl系配線
を形成後、パッシベーション膜217を形成して完成す
る。
しかし従来方法では、スパッタ法によりPZT、PLZTが
形成され、結晶性が粗悪の為、O2中で500℃以上の熱処
理が必要とするが、この時、AlとPZT又はSiとのバリア
性が十分でないのでコンタクト部のリーク又は特性劣化
を生じる。又、PZTのスイッチング特性、ヒステリシス
特性は、H2処理により非常に低下するという問題があっ
た。
形成され、結晶性が粗悪の為、O2中で500℃以上の熱処
理が必要とするが、この時、AlとPZT又はSiとのバリア
性が十分でないのでコンタクト部のリーク又は特性劣化
を生じる。又、PZTのスイッチング特性、ヒステリシス
特性は、H2処理により非常に低下するという問題があっ
た。
本発明はかかる問題を一掃し、高温処理ができ、且
つ、集積度を下げずに、高歩留り高信頼性の強誘電メモ
リを集積した半導体装置を供給し実用化することを目的
としている。
つ、集積度を下げずに、高歩留り高信頼性の強誘電メモ
リを集積した半導体装置を供給し実用化することを目的
としている。
本発明の半導体装置は、強誘電体膜が半導体基板上に
集積された半導体装置において、前記強誘電体膜を挟む
上・下電極の少なくとも一層以上が電解または無電解に
よるメッキ電極からなり、前記メッキ電極上に更に無電
解メッキ層が形成されている事を特徴とする。
集積された半導体装置において、前記強誘電体膜を挟む
上・下電極の少なくとも一層以上が電解または無電解に
よるメッキ電極からなり、前記メッキ電極上に更に無電
解メッキ層が形成されている事を特徴とする。
また、上記において、配線層として、バリアメタル
と、金属メッキからなる配線構造を有する事を特徴とす
る。
と、金属メッキからなる配線構造を有する事を特徴とす
る。
また、前記メッキ電極には、Au、Cu、Ag、Ni、Co、P
t、Rh、Ｗのうちのいずれかが用いられてなる事を特徴
とする。
t、Rh、Ｗのうちのいずれかが用いられてなる事を特徴
とする。
また、更に、前記メッキ電極表面上の前記無電解メッ
キは、Ru、Ti、Zr、Niのうちのいずれかが用いられてな
る事を特徴とする。
キは、Ru、Ti、Zr、Niのうちのいずれかが用いられてな
る事を特徴とする。
上下電極、あるいは配線にAL系材料を用いないことに
より、SiあるいはPZTとの反応を防止することができ
る。さらに、メッキにより非常に良好なカバレッジを得
る上、スパッタダメージや、回復の為のH2モニターが不
用となる。
より、SiあるいはPZTとの反応を防止することができ
る。さらに、メッキにより非常に良好なカバレッジを得
る上、スパッタダメージや、回復の為のH2モニターが不
用となる。
第１図は本発明の一実施例を示したものである。101
は半導体基板、102はLOCOS、103はゲート膜、104はポリ
シリコン電極、105はMoSiX、106は低濃度拡散層、107は
サイドウォール膜、108は高濃度拡散層、109は第２フィ
ールド膜でありコンタクトエッチ後、バリアメタル110
を形成する。バリアメタルは先ず、TiN/Ti層を1000Å/2
00Åスパッタで形成し、バリア性を向上させる為O2プラ
ズマ中で30秒処理後、Pt/Tiを1000Å/200Å形成し、配
線部以外をレジストでパターン形成し、Auメッキ配線11
1を1.0μ電気メッキで形成後、レジストをハクリし、イ
オンシーリングでAuメッキ層をマスクとしてバリア層を
エッチングする。次に、Ru112を800Å無電解でメッキ
後、500℃〜800℃で酸化し、数百ÅのRuO2113層を形成
する。続いて、PZT3000Å114と上部電極のPt115をスパ
ッタでつけ、フォトエッチで所定のパターンに強誘電体
を形成する。次にプラズマTEOS膜116を1.0μとサーマル
TEOS膜0.4μをつけ全面RIEでエッチバックし、平坦化し
た後、SOGを1000Åスピン塗布し500℃でアニールする。
さらに平面部のSOGをArとC2F6系ガスでエッチバックし
た後、ホールをあけ、上部配線を形成する。バリアメタ
ルとしてPt/Ti117を用い、配線として、Auメッキ118を
用いた。Auメッキ上には下部電極配線と同様にRu無電解
メッキを用いた。パッシベーションはプラズマTEOS膜11
9を用いた。
は半導体基板、102はLOCOS、103はゲート膜、104はポリ
シリコン電極、105はMoSiX、106は低濃度拡散層、107は
サイドウォール膜、108は高濃度拡散層、109は第２フィ
ールド膜でありコンタクトエッチ後、バリアメタル110
を形成する。バリアメタルは先ず、TiN/Ti層を1000Å/2
00Åスパッタで形成し、バリア性を向上させる為O2プラ
ズマ中で30秒処理後、Pt/Tiを1000Å/200Å形成し、配
線部以外をレジストでパターン形成し、Auメッキ配線11
1を1.0μ電気メッキで形成後、レジストをハクリし、イ
オンシーリングでAuメッキ層をマスクとしてバリア層を
エッチングする。次に、Ru112を800Å無電解でメッキ
後、500℃〜800℃で酸化し、数百ÅのRuO2113層を形成
する。続いて、PZT3000Å114と上部電極のPt115をスパ
ッタでつけ、フォトエッチで所定のパターンに強誘電体
を形成する。次にプラズマTEOS膜116を1.0μとサーマル
TEOS膜0.4μをつけ全面RIEでエッチバックし、平坦化し
た後、SOGを1000Åスピン塗布し500℃でアニールする。
さらに平面部のSOGをArとC2F6系ガスでエッチバックし
た後、ホールをあけ、上部配線を形成する。バリアメタ
ルとしてPt/Ti117を用い、配線として、Auメッキ118を
用いた。Auメッキ上には下部電極配線と同様にRu無電解
メッキを用いた。パッシベーションはプラズマTEOS膜11
9を用いた。
PZTの強誘電スイッチング及びシステリシス特性を向
上させる為、500〜700℃のO2中でのアニールが必要とな
るが、本発明では、Auメッキ配線とSiとのコンタクト特
性は全く変化せず良好であった。さらに、PZTとRuO2/Ru
/Auとの反応も、特性劣化もなかった。又、従来AuとSiO
2とは非常に密着性が悪いのであるが、本発明方法によ
り密着性が大巾に向上し、SiO2膜の使用が可能となっ
た。このことは、プラズマ窒化膜等を使わなくても良い
為、PZT特性劣化をもたらすH2の影響をさけれる上、誘
電率の高い窒化膜から低い酸化膜を厚くつけられる為、
層間容量を減らす点でも効果がある。さらに、RuO2は、
従来の下部Pt電極に代る役目をするので合理化ともな
る。又、メッキ配線は、スパッタダメージをなくし、回
復の為のH2モニターも不用である上、カバレッジも良
く、従来のAL系配線の欠点を一掃し、強誘電体を有した
集積回路技術には不可欠な方法といえる。
上させる為、500〜700℃のO2中でのアニールが必要とな
るが、本発明では、Auメッキ配線とSiとのコンタクト特
性は全く変化せず良好であった。さらに、PZTとRuO2/Ru
/Auとの反応も、特性劣化もなかった。又、従来AuとSiO
2とは非常に密着性が悪いのであるが、本発明方法によ
り密着性が大巾に向上し、SiO2膜の使用が可能となっ
た。このことは、プラズマ窒化膜等を使わなくても良い
為、PZT特性劣化をもたらすH2の影響をさけれる上、誘
電率の高い窒化膜から低い酸化膜を厚くつけられる為、
層間容量を減らす点でも効果がある。さらに、RuO2は、
従来の下部Pt電極に代る役目をするので合理化ともな
る。又、メッキ配線は、スパッタダメージをなくし、回
復の為のH2モニターも不用である上、カバレッジも良
く、従来のAL系配線の欠点を一掃し、強誘電体を有した
集積回路技術には不可欠な方法といえる。
本実施例としてはメッキ金属としてはAuを示したが、
Cu、Ag、Ni、Co、Pt、Rh、Ｗ等でも同等であり、その上
への無電解メッキ層もRuの他、Ti、Zr、Cr等でも同等の
効果を有し、又、酸化の代りに窒化、硼化により、Ti
N、ZrB2等を形成しても、前述の効果を示すものであ
る。
Cu、Ag、Ni、Co、Pt、Rh、Ｗ等でも同等であり、その上
への無電解メッキ層もRuの他、Ti、Zr、Cr等でも同等の
効果を有し、又、酸化の代りに窒化、硼化により、Ti
N、ZrB2等を形成しても、前述の効果を示すものであ
る。
第１図は、本発明半導体装置の断面図である。 第２図は、従来の半導体装置の断面図を示した。 101、201……半導体基板 102、202……LOCOS 103、203……ゲート膜 104、204……PolySi膜 105……MoSiX膜 106、205……低濃度拡散層 107、206……サイドウォール膜 108、207……高濃度拡散層 109、208……第２フィールド膜 110、209……バリアメタル 111……Auメッキ配線 112……Ru無電解メッキ層 113……RuO2 114、212……PZT 115、213……上部Pt電極 116、214……層間SiO2 117、215……バリアメタル 118……第２層Auメッキ配線 119、217……パッシベーション膜 210……第1AL配線 211……下部Pt電極 216……第2AL配線
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】強誘電体膜が半導体基板上に集積された半
導体装置において、 前記強誘電体膜を挟む上・下電極の少なくとも一層以上
が電解または無電解によるメッキ電極からなり、 前記メッキ電極上に更に無電解メッキ層が形成されてい
る事を特徴とする半導体装置。 - 【請求項２】配線層として、バリアメタルと、金属メッ
キからなる配線構造を有する事を特徴とする請求項１記
載の半導体装置。 - 【請求項３】前記メッキ電極には、Au、Cu、Ag、Ni、C
o、Pt、Rh、Ｗうちのいずれかが用いられてなる事を特
徴とする請求項１記載の半導体装置。 - 【請求項４】前記メッキ電極表面上の前記無電解メッキ
は、Ru、Ti、Zr、Niのうちのいずれかが用いられてなる
事を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208963A JP3006053B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208963A JP3006053B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Related Child Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22874099A Division JP3220903B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体装置の製造方法 |
| JP11228741A Division JP2000049297A (ja) | 1999-08-12 | 1999-08-12 | 半導体装置 |
| JP11228742A Division JP3120380B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体装置 |
| JP11228739A Division JP2000049317A (ja) | 1999-08-12 | 1999-08-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0492468A JPH0492468A (ja) | 1992-03-25 |
| JP3006053B2 true JP3006053B2 (ja) | 2000-02-07 |
Family
ID=16565057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208963A Expired - Lifetime JP3006053B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006053B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468684A (en) * | 1991-12-13 | 1995-11-21 | Symetrix Corporation | Integrated circuit with layered superlattice material and method of fabricating same |
| US5719416A (en) * | 1991-12-13 | 1998-02-17 | Symetrix Corporation | Integrated circuit with layered superlattice material compound |
| WO1994010702A1 (en) * | 1992-10-23 | 1994-05-11 | Symetrix Corporation | Process for fabricating layered superlattice materials and making electronic devices including same |
| JPH0783061B2 (ja) * | 1993-01-05 | 1995-09-06 | 日本電気株式会社 | 半導体装置 |
| JP3954339B2 (ja) * | 1994-01-13 | 2007-08-08 | ローム株式会社 | 誘電体キャパシタ |
| JP3981142B2 (ja) * | 1994-01-13 | 2007-09-26 | ローム株式会社 | 強誘電体キャパシタおよびその製造方法 |
| JP3954635B2 (ja) * | 1994-01-13 | 2007-08-08 | ローム株式会社 | 誘電体キャパシタの製造方法 |
| JP3954390B2 (ja) * | 1994-01-13 | 2007-08-08 | ローム株式会社 | 誘電体キャパシタ |
| US5519235A (en) * | 1994-11-18 | 1996-05-21 | Bell Communications Research, Inc. | Polycrystalline ferroelectric capacitor heterostructure employing hybrid electrodes |
| JP3373525B2 (ja) * | 1995-06-28 | 2003-02-04 | テルコーディア テクノロジーズ インコーポレイテッド | シリコン上に集積された多層強誘電体セルおよびペロブスカイト電子へテロ構造 |
| CN1516275A (zh) * | 1998-07-03 | 2004-07-28 | ���µ�����ҵ��ʽ���� | 半导体装置及其制造方法 |
-
1990
- 1990-08-07 JP JP2208963A patent/JP3006053B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0492468A (ja) | 1992-03-25 |
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