JPH0492468A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0492468A JPH0492468A JP2208963A JP20896390A JPH0492468A JP H0492468 A JPH0492468 A JP H0492468A JP 2208963 A JP2208963 A JP 2208963A JP 20896390 A JP20896390 A JP 20896390A JP H0492468 A JPH0492468 A JP H0492468A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置、特に強誘電体を用い電気的に書
き換え可能な不揮発性メモリの構造に関するものである
。
き換え可能な不揮発性メモリの構造に関するものである
。
〔従来の技術１
従来の半導体不揮発性メモリとしては、Ｌｉ Ｉ Ｓ型
トランジスタが−Ｒ９に使用されＥＰＲＯＭ（紫外線消
去型不揮発性メモ’））ＥＥＦＲＯＭ （電気的書き換
え可能型不揮発性メモ１月などとして実用化されている
ものの、これらは書き換え電圧が約２０Ｖ前後と高いこ
とや書き換え時間が長いことが問題とされている。従っ
て最近は、電気的に分極が反転可能な強誘電体膜を用い
て、書き込み時間と読み出し時間が原理的にほぼ同じで
、電源をきっても分極が保持される不揮発性メモリが提
案されている。この様な強誘電体膜を用いた不揮発性メ
モリについては、例えば米国特許４１４９３０２の様に
、シリコン基板上に強誘電体膜からなるキャパシタを集
積した構造や、米国特許３８３２７００の様にＭＩＳ型
トランジスタのゲート部分に強誘電体膜を配置したもの
、あるいはＩＥＤＮＩ ８７ｐｐ、８５０−８５１の様
に強誘電体膜をＭ ＯＳ型半導体装置に積石した構造の
不揮発性メモリなどあるが、いずれに於いても集積化、
製造工程の面で満足のいくものが得られていない。
トランジスタが−Ｒ９に使用されＥＰＲＯＭ（紫外線消
去型不揮発性メモ’））ＥＥＦＲＯＭ （電気的書き換
え可能型不揮発性メモ１月などとして実用化されている
ものの、これらは書き換え電圧が約２０Ｖ前後と高いこ
とや書き換え時間が長いことが問題とされている。従っ
て最近は、電気的に分極が反転可能な強誘電体膜を用い
て、書き込み時間と読み出し時間が原理的にほぼ同じで
、電源をきっても分極が保持される不揮発性メモリが提
案されている。この様な強誘電体膜を用いた不揮発性メ
モリについては、例えば米国特許４１４９３０２の様に
、シリコン基板上に強誘電体膜からなるキャパシタを集
積した構造や、米国特許３８３２７００の様にＭＩＳ型
トランジスタのゲート部分に強誘電体膜を配置したもの
、あるいはＩＥＤＮＩ ８７ｐｐ、８５０−８５１の様
に強誘電体膜をＭ ＯＳ型半導体装置に積石した構造の
不揮発性メモリなどあるが、いずれに於いても集積化、
製造工程の面で満足のいくものが得られていない。
第２図に従来の半導体装置の一例を示した。２０１の半
導体基板、２０２のＬＯＧＯＳ、２０３のゲート膜、２
０４のポリシリコン電極、２０５の低４度拡散層、２０
６のサイドウオール膜、２０７の高濃度拡散層をへて、
第２フイールド２０８をデポし、コンタクトフォトエッ
チ後、２０９のバリアメタルと２１０のＡＬ系合金配線
を形成する。続いてスパッタでｐｔ下部電極２１１とＰ
ＺＴ （ＰｂＴｉ０３／ＰｂＺｒ０３）２１２と、ｐｔ
上部電極２１３デポしパターニングで強誘電体メモリ膜
を形成する。０２中でアニール後、ＣＶＤ酸化膜２１４
をデポ後、コンタクトフォトエッチし２１５のバリアメ
タルと２１６のＡｆｆ系配線を形成後、パッシベーショ
ン膜２１７を形成して完成する。
導体基板、２０２のＬＯＧＯＳ、２０３のゲート膜、２
０４のポリシリコン電極、２０５の低４度拡散層、２０
６のサイドウオール膜、２０７の高濃度拡散層をへて、
第２フイールド２０８をデポし、コンタクトフォトエッ
チ後、２０９のバリアメタルと２１０のＡＬ系合金配線
を形成する。続いてスパッタでｐｔ下部電極２１１とＰ
ＺＴ （ＰｂＴｉ０３／ＰｂＺｒ０３）２１２と、ｐｔ
上部電極２１３デポしパターニングで強誘電体メモリ膜
を形成する。０２中でアニール後、ＣＶＤ酸化膜２１４
をデポ後、コンタクトフォトエッチし２１５のバリアメ
タルと２１６のＡｆｆ系配線を形成後、パッシベーショ
ン膜２１７を形成して完成する。
［発明が解決しようとする課題］
しかし従来方法では、スパッタ法によりＰｚＴ、ＰＬＺ
Ｔが形成され、結晶性が粗悪の為、０２中で５００°Ｃ
以上の熱処理が必要とするが、この時、ＡｇとＰＺＴ又
はＳｌとのバリア性が十分てないのでコンタクト部のリ
ーク又は特性劣化を生しる。又、ＰＺＴのスイッチング
特性、ヒステリシス特性は、Ｈ２処理により非常に低下
するという問題があった。
Ｔが形成され、結晶性が粗悪の為、０２中で５００°Ｃ
以上の熱処理が必要とするが、この時、ＡｇとＰＺＴ又
はＳｌとのバリア性が十分てないのでコンタクト部のリ
ーク又は特性劣化を生しる。又、ＰＺＴのスイッチング
特性、ヒステリシス特性は、Ｈ２処理により非常に低下
するという問題があった。
本発明はかかる問題を一掃し、高温処理ができ、且つ、
集積度を下げずに、高歩留り高信頼性の強誘電メモリを
集積した半導体装置を供給し実用化することを目的とし
ている。
集積度を下げずに、高歩留り高信頼性の強誘電メモリを
集積した半導体装置を供給し実用化することを目的とし
ている。
［課題を解決するための手段１
本発明は、強誘電体を挟む上・下電極の少なくとも一層
以上が、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｃｏ、Ｒｔ、Ｒｈ、
Ｗ等の電解、又は無電解メッキ層を用い、従来のＡＬ系
電極を用いないことにある。又、該メッキ電極上に、Ｒ
ｕ、Ｔ、Ｚｒ、Ｎｉ等の無電解メッキを形成し、又、そ
れらの酸化物、窒化物、硼化物層を一部形成することに
より、メッキ電極と、絶縁膜との密着性を大巾に改善し
、ＰＺＴのスイッチング特性、ヒステリシスカーブに悪
影響を及ぼすプラズマ窒化物等の使用をさけ得るもので
ある。
以上が、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｃｏ、Ｒｔ、Ｒｈ、
Ｗ等の電解、又は無電解メッキ層を用い、従来のＡＬ系
電極を用いないことにある。又、該メッキ電極上に、Ｒ
ｕ、Ｔ、Ｚｒ、Ｎｉ等の無電解メッキを形成し、又、そ
れらの酸化物、窒化物、硼化物層を一部形成することに
より、メッキ電極と、絶縁膜との密着性を大巾に改善し
、ＰＺＴのスイッチング特性、ヒステリシスカーブに悪
影響を及ぼすプラズマ窒化物等の使用をさけ得るもので
ある。
〔作 用１
上下電極、あるいは配線にＡＬ系材料を用いないことに
より、ＳｌあるいはＰＺＴとの反応を防止することがで
きる６さらに、メッキにより非常に良好なカバレッジを
得る上、スパッタダメージや、回復の為のＨ２モニター
が不用となる。
より、ＳｌあるいはＰＺＴとの反応を防止することがで
きる６さらに、メッキにより非常に良好なカバレッジを
得る上、スパッタダメージや、回復の為のＨ２モニター
が不用となる。
［実 施 例］
第１図は本発明の一実施例を示したものである。１０１
は半導体基板、１０２はＬＯＧＯＳ、１、０３はゲート
膜、１０４はポリシリコン電極、１０５はＭｏ５ｉＸ、
１０Ｂは低濃度拡散層、１０７はサイドウオール膜、１
０８は高濃度拡散層、１０９は第２フイールド膜であり
コンタクトエッチ後、バリアメタル１１０を形成する。
は半導体基板、１０２はＬＯＧＯＳ、１、０３はゲート
膜、１０４はポリシリコン電極、１０５はＭｏ５ｉＸ、
１０Ｂは低濃度拡散層、１０７はサイドウオール膜、１
０８は高濃度拡散層、１０９は第２フイールド膜であり
コンタクトエッチ後、バリアメタル１１０を形成する。
バリアメタルは先ず、ＴｉＮ／Ｔｉ層を１０００人／２
００人スパッタで形成し、バリア性を向上させる為０２
プラズマ中で３０秒処理後、Ｐ ｔ ／ Ｔ ｉを１０
００人／２００人形成し、配線部以外をレジストでパタ
ーン形成し、Ａｕメッキ配線１１１を１．０μ電気メッ
キで形成後、レジストをハクＪし、イオンシーリングで
Ａｕメッキ層をマスクとしてバリア層をエツチングする
。次に、Ｒｕ１１２を８００人無電解でメ、ツキ後、５
００℃〜８００℃で酸化し、数百人のＲｕＯ□１１３層
を形成する。続いて、ＰＺＴ３０００人１１４と上部電
極のＰ ｔ １ ］、 ５をスパッタでつけ、フォトエ
ッチて所定のバクーンに強誘電体を形成する。次にプラ
ズマＴＥＯ３膜１１６を１．ＯｕとサーマルＴＥＯＳ膜
０．４Ｕをつけ全面ＲＩＥでエッチバックし、平坦化し
た後、ＳＯＧを１０００人スピン塗布し５００℃でアニ
ールする。さらに平面部のＳＯＧをＡｒとＣ２Ｆ６系ガ
スでエッチバックした後、ホールをあけ、上部配線を形
成する。
００人スパッタで形成し、バリア性を向上させる為０２
プラズマ中で３０秒処理後、Ｐ ｔ ／ Ｔ ｉを１０
００人／２００人形成し、配線部以外をレジストでパタ
ーン形成し、Ａｕメッキ配線１１１を１．０μ電気メッ
キで形成後、レジストをハクＪし、イオンシーリングで
Ａｕメッキ層をマスクとしてバリア層をエツチングする
。次に、Ｒｕ１１２を８００人無電解でメ、ツキ後、５
００℃〜８００℃で酸化し、数百人のＲｕＯ□１１３層
を形成する。続いて、ＰＺＴ３０００人１１４と上部電
極のＰ ｔ １ ］、 ５をスパッタでつけ、フォトエ
ッチて所定のバクーンに強誘電体を形成する。次にプラ
ズマＴＥＯ３膜１１６を１．ＯｕとサーマルＴＥＯＳ膜
０．４Ｕをつけ全面ＲＩＥでエッチバックし、平坦化し
た後、ＳＯＧを１０００人スピン塗布し５００℃でアニ
ールする。さらに平面部のＳＯＧをＡｒとＣ２Ｆ６系ガ
スでエッチバックした後、ホールをあけ、上部配線を形
成する。
バリアメタルとしてＰｔ／丁１１】７を用い、配線とし
て、Ａｕメッキ１１８を用いた。Ａｕメッキ上には下部
電極配線と同様にＲｕ無電解メッキを用いた。パッシベ
ーションはプラズマＴＥＯ５膜１１９を用いた。
て、Ａｕメッキ１１８を用いた。Ａｕメッキ上には下部
電極配線と同様にＲｕ無電解メッキを用いた。パッシベ
ーションはプラズマＴＥＯ５膜１１９を用いた。
［発明の効果］
ＰＺＴの強誘電スイッチング及びシステリシス特性を向
上させる為、５００〜７００°Ｃの０２中でのアニール
が必要となるが、本発明では、Ａｕメッキ配線とＳｉと
のコンタクト特性は全く変化せず良好であった。さらに
、ＰＺＴとＲｕ Ｏ２／Ｒｕ ／ Ａ ｕとの反応も、
特性劣化もなかった。
上させる為、５００〜７００°Ｃの０２中でのアニール
が必要となるが、本発明では、Ａｕメッキ配線とＳｉと
のコンタクト特性は全く変化せず良好であった。さらに
、ＰＺＴとＲｕ Ｏ２／Ｒｕ ／ Ａ ｕとの反応も、
特性劣化もなかった。
又、従来Ａｕと５ｉ０２とは非常に密着性が悪いのであ
るが、本発明方法により筒管性が大巾に向上し、ＳｉＯ
□膜の使用が可能となった。このことは、プラズマ窒化
膜等を使わなくても良い為ＰＺＴ特性劣化をもたらすＨ
２の影響をさけれる上、誘電率の高い窒化膜から低い酸
化膜を厚くつけれる為、層間容量を減らす声、でも効果
がある。
るが、本発明方法により筒管性が大巾に向上し、ＳｉＯ
□膜の使用が可能となった。このことは、プラズマ窒化
膜等を使わなくても良い為ＰＺＴ特性劣化をもたらすＨ
２の影響をさけれる上、誘電率の高い窒化膜から低い酸
化膜を厚くつけれる為、層間容量を減らす声、でも効果
がある。
さらに、ＲｕＯ７は、従来の下部Ｐｔ電極に代る役目を
するので合理化ともなる。又、メッキ配線は、スパック
ダメージをなくし、回復の為のＨ２モニターも不用であ
る上、カバレッジも良く、従来のＡＬ系配線の欠点を一
掃し、強誘電体を有した集積回路技術には不可欠な方法
といえる。
するので合理化ともなる。又、メッキ配線は、スパック
ダメージをなくし、回復の為のＨ２モニターも不用であ
る上、カバレッジも良く、従来のＡＬ系配線の欠点を一
掃し、強誘電体を有した集積回路技術には不可欠な方法
といえる。
本実施例としてはメッキ金属としてはＡｕを示したが、
Ｃｕ、Ａｇ、Ｎｉ、Ｃ０１Ｐｔ、Ｒｈ■ｒ等でも同等で
あり、その上への無電解メッキ層もＲｕの他、Ｔ１、Ｚ
ｒ、Ｃｒ等でも同等の効果を有し、又、酸化の代りに窒
化、硼化により、ＴｉＮ、ＺｒＢｚ等を形成しても、前
述の効果を示すものである。
Ｃｕ、Ａｇ、Ｎｉ、Ｃ０１Ｐｔ、Ｒｈ■ｒ等でも同等で
あり、その上への無電解メッキ層もＲｕの他、Ｔ１、Ｚ
ｒ、Ｃｒ等でも同等の効果を有し、又、酸化の代りに窒
化、硼化により、ＴｉＮ、ＺｒＢｚ等を形成しても、前
述の効果を示すものである。
第１図は、本発明半導体装置の断面図である６第２図は
、従来の半導体装置の断面図を示した。 １０１ 、 】 ０３、 １０６、 １０８． １０９． １１０． １１１ ・ 】 １２ ・ １１３ ・ １１４． １１５． １１６、 １１８ ・ １１９ 、 ２０２ ・ ・半導体基板 ０ＧＯＳ ゲート膜 ・ Ｐｏ１ｙＳｉ １莫 Ｍｏ５ｉＸ １莫 低濃度拡散層 ・サイドウオール膜 ・高濃度拡散層 ・第２フィールド月莫 ・バリアメタル ・Ａｕメッキ配線 ・Ｒｕ無電解メッキ層 Ｒｕ０＝ ・ＰＺＴ ・上部ｐｔｉｉ極 ・層間ＳｉＯ□ ・バリアメタル ・第２層Ａｕメッキ配線 パッシベーション膜 ・第１ＡＬ配線 ・・ 下部ｐｔ電極 ・・ 第２ＡＬ配線 以上 出願人 セイコーエプソン株式会社
、従来の半導体装置の断面図を示した。 １０１ 、 】 ０３、 １０６、 １０８． １０９． １１０． １１１ ・ 】 １２ ・ １１３ ・ １１４． １１５． １１６、 １１８ ・ １１９ 、 ２０２ ・ ・半導体基板 ０ＧＯＳ ゲート膜 ・ Ｐｏ１ｙＳｉ １莫 Ｍｏ５ｉＸ １莫 低濃度拡散層 ・サイドウオール膜 ・高濃度拡散層 ・第２フィールド月莫 ・バリアメタル ・Ａｕメッキ配線 ・Ｒｕ無電解メッキ層 Ｒｕ０＝ ・ＰＺＴ ・上部ｐｔｉｉ極 ・層間ＳｉＯ□ ・バリアメタル ・第２層Ａｕメッキ配線 パッシベーション膜 ・第１ＡＬ配線 ・・ 下部ｐｔ電極 ・・ 第２ＡＬ配線 以上 出願人 セイコーエプソン株式会社
Claims (1)
- 【特許請求の範囲】 １）強誘電体膜が半導体基板上に集積された半導体装置
に於て、前記強誘電体を挟む上、下電極の少なくとも１
層以上が、Ａｕ、Ｃｕ、Ａｇ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｈ
、Ｗ等の電解、又は無電解メッキ層より成ることを特徴
とする半導体装置。 ２）前記メッキ電極表面上へ、種類の異なる無電解金属
メッキ層が形成されていることを特徴とする請求項１記
載の半導体装置。 ３）前記無電解メッキ層の一部は、該金属の酸化物、窒
化物、硼化物層を形成していることを特徴とする請求項
１、２記載の半導体装置。 ４）配線層として、バリアメタルと、金属メッキから成
る配線構造を有していることを特徴とする請求項１、２
、３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208963A JP3006053B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208963A JP3006053B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Related Child Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11228739A Division JP2000049317A (ja) | 1999-08-12 | 1999-08-12 | 半導体装置及びその製造方法 |
| JP11228741A Division JP2000049297A (ja) | 1999-08-12 | 1999-08-12 | 半導体装置 |
| JP22874099A Division JP3220903B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体装置の製造方法 |
| JP11228742A Division JP3120380B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0492468A true JPH0492468A (ja) | 1992-03-25 |
| JP3006053B2 JP3006053B2 (ja) | 2000-02-07 |
Family
ID=16565057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208963A Expired - Lifetime JP3006053B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006053B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994010704A1 (en) * | 1992-10-23 | 1994-05-11 | Symetrix Corporation | Integrated circuit with layered superlattice material and method of fabricating same |
| US5468684A (en) * | 1991-12-13 | 1995-11-21 | Symetrix Corporation | Integrated circuit with layered superlattice material and method of fabricating same |
| US5486713A (en) * | 1993-01-05 | 1996-01-23 | Nec Corporation | Semiconductor device having a capacitor |
| US5719416A (en) * | 1991-12-13 | 1998-02-17 | Symetrix Corporation | Integrated circuit with layered superlattice material compound |
| US5838035A (en) * | 1995-06-28 | 1998-11-17 | Bell Communications Research, Inc. | Barrier layer for ferroelectric capacitor integrated on silicon |
| EP0969506A2 (en) * | 1998-07-03 | 2000-01-05 | Matsushita Electronics Corporation | DRAM Capacitor and method of manufacturing the same |
| KR100296236B1 (ko) * | 1994-11-18 | 2001-08-07 | 엔, 마이클 그로브 | 하이브리드전극을사용한다결정강유전캐패시터헤테로구조물 |
| JP2002134710A (ja) * | 1994-01-13 | 2002-05-10 | Rohm Co Ltd | 誘電体キャパシタ |
| JP2002261252A (ja) * | 1994-01-13 | 2002-09-13 | Rohm Co Ltd | 強誘電体キャパシタ |
| JP2006319357A (ja) * | 1994-01-13 | 2006-11-24 | Rohm Co Ltd | 誘電体キャパシタの製造方法 |
| JP2006319358A (ja) * | 1994-01-13 | 2006-11-24 | Rohm Co Ltd | 強誘電体キャパシタおよびその製造方法 |
-
1990
- 1990-08-07 JP JP2208963A patent/JP3006053B2/ja not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468684A (en) * | 1991-12-13 | 1995-11-21 | Symetrix Corporation | Integrated circuit with layered superlattice material and method of fabricating same |
| US5719416A (en) * | 1991-12-13 | 1998-02-17 | Symetrix Corporation | Integrated circuit with layered superlattice material compound |
| WO1994010704A1 (en) * | 1992-10-23 | 1994-05-11 | Symetrix Corporation | Integrated circuit with layered superlattice material and method of fabricating same |
| US5486713A (en) * | 1993-01-05 | 1996-01-23 | Nec Corporation | Semiconductor device having a capacitor |
| JP2002261252A (ja) * | 1994-01-13 | 2002-09-13 | Rohm Co Ltd | 強誘電体キャパシタ |
| JP2006319358A (ja) * | 1994-01-13 | 2006-11-24 | Rohm Co Ltd | 強誘電体キャパシタおよびその製造方法 |
| JP2006319357A (ja) * | 1994-01-13 | 2006-11-24 | Rohm Co Ltd | 誘電体キャパシタの製造方法 |
| JP2002134710A (ja) * | 1994-01-13 | 2002-05-10 | Rohm Co Ltd | 誘電体キャパシタ |
| KR100296236B1 (ko) * | 1994-11-18 | 2001-08-07 | 엔, 마이클 그로브 | 하이브리드전극을사용한다결정강유전캐패시터헤테로구조물 |
| US5838035A (en) * | 1995-06-28 | 1998-11-17 | Bell Communications Research, Inc. | Barrier layer for ferroelectric capacitor integrated on silicon |
| EP0969506A3 (en) * | 1998-07-03 | 2006-01-04 | Matsushita Electric Industrial Co., Ltd. | DRAM Capacitor and method of manufacturing the same |
| KR100609198B1 (ko) * | 1998-07-03 | 2006-08-02 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체 장치 및 그 제조방법 |
| EP0969506A2 (en) * | 1998-07-03 | 2000-01-05 | Matsushita Electronics Corporation | DRAM Capacitor and method of manufacturing the same |
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| Publication number | Publication date |
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