KR100296236B1 - 하이브리드전극을사용한다결정강유전캐패시터헤테로구조물 - Google Patents
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Abstract
피로와 임프린팅에 대하여 현저한 저항과 신뢰도를 나타내는 강유전 캐패시터 헤테로구조들이 삽입된 결정성 방향 템플릿들을 요구하지 않고 다결정 금속 산화물과 함께 도전율이 높은 플라티늄의 하이브리드 전극들 그리고 Si-CMOS-호환의 기판들에 디포짓된 강유전 재료들을 포함한다.
Description
최근에 고품질의 결정질 강유전 박막들은 적절한 결정 방향으로 요구된 재료 위상(phase)의 결정화 및 형성을 개시시키기 위하여 적당한 버퍼층들과 템플릿들의 결합을 사용하여 실리콘 기판상에 성장되어 왔다. 예를 들면 이트리아 안정화 지르코니아(YSZ : yttria-stabilized zirconia)는 이트륨-바륨-큐프럿(YBCO : yttrium-barium-cuprate)과 같은 큐프럿 초전도체들의 연속되는 층들의 성장을 위한 결정성 템플릿을 제공하기 위하여 화학적으로 세정된 [100] Si 웨이퍼상의 버퍼로서 사용되어 왔다. 미국 특허 제 5,155,658호에서, 고품질의 결정질 C축 방향의 YBCO는 강유전성 메모리 엘리먼트를 제공하도록 의사 입방 납 지르코늄 티타니아트(pseudo-cudic lead zirconium titanate (PZT)) 퍼로브스카이트(perovskite) 강유전층과 커버용 YBCO 전극층의 연속되는 성장을 위한 구조적인 템플릿으로서 사용되었다. 그러나, 고성장 온도는 Si-CMOS 공정에서문제점을 나타내었다.
개선된, 저온의 결정성 성장은 미국 특허 제 5,270,298호에 개시된 바와 같이, LSCO와 PZT 강유전 상부층에서 C축 방향을 개시시키기 위하여 적층된 퍼로브스카이트, 예컨대 비스무트 티타나이트(BTO : bismuth titanate), 템플릿층을 사용한 란탄-스트론튬-코발트 산화물(LSCO)과 같은 입방 금속 산화물을 가지고 그후에 이루어졌다. 강유전 디바이스들의 성장에 있어서 더 큰 발전은 층으로된 BTO, 혹은 비슷한 비스무트 텅스테이트(BWO : bismuth tunstate) 템플릿에 의하여 CMOS SiO2/Si 기판 위에 호환적으로 형성될 수 있는 LSCO/PLZT/LSCO 헤테로구조에서 납-란탄-지르코늄-티타나이트(PLZT)의 사용을 통하여 미국 특허 제 5,248,564호에서 실현되었다.
비록 온도 제한들이 그렇게 극복되었고 CMOS 호환성이 성취되었어도, SiO2/Si 기판에서의 헤테로구조의 도전성(conductivity)은 효과적인 집적회로 응용을 위해서는 불충분했다. 이 단점은 1994. 10. 5에 출원되고 본 출원과 함께 양도된 공동계류중인 미국 특허 출원 제 08/318,589호에서 공개된 절차에 따라서 적층된 퍼로브스카이트 템플릿상에 방향을 가진 플라티늄을 중간 에피택셜 증착시킴으로써 해결되었다. 그러나, 템플릿과 결정성 층 성장의 부가적인 동작들은 디바이스 제조 공정을 현저하게 복잡하게 한다.
본 발명은 하이브리드 전극을 사용한 다결정 강유전 캐패시터 헤테로구조물에 관한 것이다.
도 1은 본 발명의 강유전 헤테로구조의 대표적인 정단면이다.
도 2는 본 발명에 따라 Si/SiO2기판 위에서의 성장으로부터 얻어지는 높은 강유전 헤테로구조의 대표적인 X-선 회절 패턴이다.
도 3은 SiO2층이 결여된 기판에서의 성장으로부터 야기되는 약한 강유전 헤테로 구조의 대표적인 X-선 회절 패턴이다.
도 4는 LSCO 전극 하부층의 성장으로부터 얻어지는 높은 강유전 헤테로구조의 대표적인 X-선 회절 패턴이다.
도 5는 LSCO 전극 하부층 없는 성장으로부터 얻어지는 약한 강유전 헤테르 구조의 대표적인 X-선 회절 패턴이다.
도 6는 도 2와 도 3에서 특징 지워진 헤테로 구조들의 테스팅으로부터 얻어진 비교 이력곡선들의 그래프이다.
도 7은 도 4와 도 5에서 특징 지워진 헤테로 구조들의 테스팅으로부터 얻어진 비교 이력곡선들의 그래프이다.
본 발명에 공개되는 것은, 놀랍게도, 적층된 퍼로브스카이트, 예컨대 BTO,템플릿 상호간 층은 없이도 수행될 있으며, 또한 Ti, Ta, 또는 TiO2로 프라이밍된(priming: 이하에서 '프라이밍'이라는 용어는 화학분야에서 부착 및 보호 특성을 제공할 목적으로 일반적으로 사용되는 공정을 말함) 비결정질 SiO2표면을 가지는 상업적 수준의 Si 웨이퍼 기판에서 전형적으로 성장된 플라티늄과 같은 금속의 박막이 원하는 시트 도전성을 제공할 것이고, 예컨대, PLZT 또는 PZT중에서 적어도 하나의 중간의 퍼로브스카이트 강유전층의 연속되는 비슷한 성장뿐만 아니라, LSCO, LaSrCrO3, RuOx, 및 SrRuO3과 같은 어떤 수의 금속 산화물 캐패시터 전극 재료들의 만족스러운 다결정 성장을 보장할 것이다. 그런 재료들의, 특히 피로 및 임프린트(imprint)에 대한 저항과 관련하여, 바람직한 강유전 성능은 다결정 성장에 의하여 손상되지 않으며 또한 1%∼10%의 란탄 또는 니오븀 도핑에 의하여 더 최적화될 수 있다.
공개된 적층된 헤테로구조 처리의 방법은, 예를 들면 산화 분위기로부터 그 동작하는 주변 온도까지 성장층의 제어된 냉각에 의하여, 제조된 디바이스의 강유전 성능에 상당히 양호한 효과는 계속해서 가지고 있는데, 특히 피로, 노화, 유지 및 임프린트와 같은 특성에 관한 신뢰도에 있어서 명백하다.
본 발명에 따라 준비된 전형적인 강유전 헤테로 구조 메모리 엘리먼트(10)가 도 1에 도시되어 있고, 기판으로서 단결정 방향 [100] 실리콘 웨이퍼(11)를 포함하는데, 그 표면은 대략 10nm 두께의 전자 그레이드 비결정 SiO2층(12)을 형성하도록 열적 습식 산화되어 있다. 압전 디바이스들에서 특히 유효한 다른 실리콘 코팅층 재료는 질화규소(Si3N4)이다. 대략 600-680℃ 온도에서의 SiO2층 표면상에 대략 2-2.5 J/cm2범위의 에너지 밀도에서 엑시머(eximer) 레이저(248nm)를 가지고 펄스상 레이저 증착(PLD)을 사용하여 대략 50nm의 티타늄의 프라이밍(priming)층(13)이 성장된다. 다음으로, 플라티늄 금속의 50-150nm층이 마찬가지로 Ti층(13) 위에 성장된다. 스퍼터링, 화학기상증착(CVD), 그리고 전자빔 증착과 같은 다른 통상의 증착 기법들도 비슷하게 사용될 수 있다.
적절한 조성을 위하여, PLD 장치가 전극과 강유전층을 순차적으로 증착하기 위하여 사용되었다. 대략 550°에서 700℃의 보통의 온도 범위에서 및 대략 13.3Pa 산소 부분압의 분위기에서, 전형적으로 x가 0.15 내지 0.85 바람직하게는, 대략 0.5인 L1-χSrχCoO3의 조성을 가진 제 1 전극층(15)이 대략 50-150nm 바람직하게는, 대략 100nm의 두께로 Pt층(14) 상에 성장된다. RuOx, SrRuO3, 및 LaSrCrO3과 같은 다른 공지된 금속 산화물 전극 재료들도 동일하게 사용될 수 있을 것이다.
PLZT의 강유전층(16)이 대략 100-500nm, 전형적으로는 300nm로 수반한다. 이 예에서 PLZT 재료의 조성은 Pb0.9La0.1Zr0.2Ti0.8O3이었으나, 목적하는 응용에 따라서 넓은 범위로 다양할 수 있다. 또한, 1% 내지 10% 바람직하게는, 대략 4% 내지 6%의 란탄 또는 니오븀 도핑이 강유전 성질들을 최적화하는데 유용하다. 바륨 티타나이트, 바륨 스트론튬 티타나이트, 납 티타나이트, 비스무트 티타나이트, 비스무트 스트론튬 탄탈레이트(tantalate), 비스무트 스트론튬 니오베이트, 및 포타슘 탄탈레이트 니오베이트와 같은 다른 강유전체, 또는 상유전체 재료들이 고유전 상수 캐패시터 응용에서 그리고 초전기(pyroelectric) 및 압전 디바이스들에서 층(16)을 위하여 유사하게 사용된다. 다음으로, 대략 100nm LSCO의 최상부 전극층(17)이 성장하며 완성된 헤테로구조는 대략 1×102에서 대략 1×105Pa범위의 산소 부분압을가지는 분위기에서 대략 5∼20℃의 최적 율로 주변 온도로 냉각된다. 완성된 다결정 헤테로구조의 X-선 회절 시험은 강유전 스택이 완전히 퍼로브스카이트 상태에 있음을 확인시켜준다.
통상의 포토리소그래픽 공정을 이용해서, 50㎛ 직경의 테스트 캐패시터 전극(18)이 LSCO층(17)의 상부 위에 만들어지고, 그 위에 Pt/Au 전기적 접점(19)이 증착된다. 바닥 전극층(15)과의 상보적 접점은 그 구조의 표면 어딘가에 있는 보이지는 않고 있지만, 큰 도전 패드를 통한 정전 용량 커플링을 통하여 이루어진다. 캐패시터 헤테로 구조의 전형적인 강유전 테스팅은 장기간, 비휘발성 메모리 응용에 매우 적합한 바람직한 피로, 노화, 그리고 유지 특성을 보여준다. 디바이스에 의해 보여진 대략 15-20μC/㎠의 렘넌트 분극치(Remnant Polarization Value)들은 이 목적을 위하여 아주 충분한 것이다. 더 높은 온도와 dc 바이어스가 존재하는 보다 극단적인 조건들에서의 부가적인 테스팅은 똑같이 만족스러운 결과들을 보여준다. 예를 들어, 대략 100℃에서 디바이스는 최소한 1011사이클 이상의 양호한 읽기, 쓰기 내구성을 보여준다.
본 발명의 프로세싱 효율을 테스팅하기 위한 샘플들을 제공하기 위하여 부가적인 헤테로구조들이 성장된다. 그러한 샘플들의 한 세트에서, 첫 번째 헤테로구조가 위에서 설명된 것처럼 SiO2층(12)를 포함하기 위하여 준비되는 반면 두 번째 샘플에서 SiO2층은 생략된다. 도 2와 3에 표현된 그 샘플들의 각각의 X-선 회절 패턴들은 SiO2상호간 층(12)과 함께 성장된 PLZT층(도 2)의 우수한 강유전 방향 및 SiO2층의 부족으로 인한 불순물 위상들(도 3)의 약한 방향과 회절 피크를 보여준다. 그 패턴들의 각각의 강도는 특히 주목할만하다.
비교되는 도 4 및 5의 X-선 회절 패턴들의 샘플들은 두 번째 세트로부터 얻어지는데, 각각 헤테로 구조 스택(도 1)의 PLZT 강유전층(16) 하부의 Pt층(14)과 함께 하이브리드 금속/금속 산화물 전극을 형성하기 위하여 필요한 LSCO층(15)을 포함 및 생략했다는 점에서 다르다.
LSCO 전극층(15)의 효과는 회절의 강도에서 뿐만 아니라, PLZT 강유전 퍼로브스카이트 위상(도 4)의 X-선 회절 피크들에서 가장 극적으로 보여질 수 있다. LSCO 전극층 없이, 단지 PLZT 의 비-강유전(non-ferroelectric) 피로클로르 위상(pyro : pyrochlore phase) 만이 형성된다(도 5).
계속되는 강유전 특성들의 측정들은, 그 샘플들(도 6)의 비교 이력곡선들에서 관찰될 수 있듯이, Si 웨이퍼 기판에 놓인 SiO2층의 중요한 공헌을 강조하고 있다. 그런 측정들은 역시 LSCO 전극층이 강유전 퍼로브스카이트 위상의 우수한 핵생성을 가능케하는 표면 특성들과 월등한 강유전 신뢰 특성들 모두를 제공한다는 뚜렷한 이득을 확인해준다. LSCO 전극층을 가지고 또는 가지지 않고 제조된 헤테로구조들의 비교 이력곡선들(도 7)은 후자의 샘플에서 강유전 특성들이 사실상 없음을 보여준다.
본 발명의 프로세스들과 강유전 헤테로 구조 캐패시터 재료들은 DRAM 캐패시터들의 유전체들, 비파괴 판독 기억장치들을 위한 강유전 FET 엘리먼트들, 및 집적광학, 파이로전기 검출기들 등을 위한 SiO2/Si 기판들에서 성장된 전기 광학 퍼로브스카이드들과 같이 넓은 범위의 디바이스에 적용된다. 하이브리드 금속/금속 산화물 전극들을 사용한 이들 강유전 박막들의 또 다른 중요한 측면은 FRAM들과 같은 비휘발성 메모리 저장 매체에서의 그들의 응용이다.
자기저장 랜덤 액세스 메모리(MRAM) 그리고 자기 기록 및 감지 엘리먼트들의 형태의 부가적인 디바이스들이 본 발명에 의하여 가능케된 강자기(ferromaganetic)엘리먼트들과 트랜지스터 회로의 통합을 통하여 실현될 수 있다. 이러한 구조들을 또한 강유전 재료들의 압전 특성들이 이용되는 통합된 마이크로 일렉트로 미케니컬 시스템들에서 사용되기 위한 특별한 가치를 가지고 있다. 이들 그리고 다른 응용들은 앞의 설명에 비추어 당업자들에세 명백하게 될것이며 첨부된 청구항들에서 정의되었듯이 본 발명의 범위 내에 있는 것으로 여겨져야만한다.
Claims (7)
- 실리콘 기판;상기 실리콘 기판상에 형성되며, 실리콘 이산화물과 실리콘 질화물로 구성된 그룹으로부터 선택되는 실리콘 화합물 표면층;상기 실리콘 화합물 표면층상에 형성되며, 티타늄, 탄탈 및 티타늄 이산화물로 구성된 그룹으로부터 선택된 재료를 함유하는 프라이밍층;상기 프라이밍층상에 형성되며 플라티늄으로 구성된 금속층;상기 금속층과 접촉하며 란탄 스트론튬 코발트 산화물로 구성된 금속 산화물층; 및상기 금속층 상부에서 성장된 적어도 하나의 결정학상 방향을 가진 강유전 재료층을 포함하며, 상기 강유전 재료층을 위해 하이브리드 전극이 형성되는 것을 특징으로 하는 강유전 커패시터 헤테로구조물.
- 제 1항에 있어서,상기 강유전 재료층은 납 란탄 지르코늄 티타니아트, 바륨 티타나이트, 바륨 스트론튬 티타나이트, 납 티타나이트, 비스무트 티타나이트, 비스무트 스트론튬 탄탈레이트, 비스무트 스트론튬 니오베이트, 및 포타슘 탄탈레이트 니오베이트로 구성된 그룹으로부터 선택된 재료의 다결정 성장을 포함하는 것을 특징으로 하는 강유전 커패시터 헤테로구조물.
- 제 1항에 있어서,상기 강유전층 재료는 란탄과 니오븀으로 구성된 그룹으로부터 선택된 도핑 재료의 1% 내지 10%를 함유하는 것을 특징으로 하는 강유전 커패시터 헤테로구조물.
- 실리콘 이산화물과 실리콘 질화물로 구성된 그룹으로부터 선택되는 실리콘 화합물 표면층을 구비하는 실리콘 기판을 제공하는 단계;티타늄, 탄탈 및 티타늄 이산화물로 구성된 그룹으로부터 선택된 재료를 함유하는 프라이밍층을 상기 실리콘 화합물 표면층상에서 성장시키는 단계;상기 프라이밍층상에 플라티늄으로 구성된 금속층을 형성하는 단계;란탄 스트론튬 코발트 산화물로 구성되며, 상기 금속층과 접촉하여 하이브리드 커패시터 전극을 형성하는 금속 산화물층을 형성하는 단계; 및상기 금속 산화물층 상부에 적어도 하나의 결정학상 방향을 가진 강유전 재료층을 성장시키는 단계를 포함하는 것을 특징으로 하는 강유전 커패시터 헤테로구조물 제조방법.
- 제 4항에 있어서,상기 강유전 재료층은 납 란탄 지르코늄 티타나이트, 바륨 티타나이트, 바륨 스트론튬 티타나이트, 납 티타나이트, 비스무트 티타나이트, 비스무트 스트론튬 탄탈레이트, 비스무트 스트론튬 니오베이트, 및 포타슘 탄탈레이트 니오베이트로 구성된 그룹으로부터 선택되는 재료의 다결정 성장을 포함하는 것을 특징으로 하는 강유전 커패시터 헤테로구조물 제조방법.
- 제 4항에 있어서,상기 강유전 재료층상에 상기 금속 산화물로 구성된 전극층을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 강유전 커패시터 헤테로구조물 제조방법.
- 제 4항에 있어서,상기 강유전 재료층은 550°내지 700℃의 온도 범위에서 상기 금속 산화물층상에 성장되고, 1×102에서 1×105Pa까지 범위의 산소 부분압을 포함하는 분위기에서 상기 성장 온도로부터 주변 온도까지 5°내지 25℃/분의 비율로 냉각되는 것을 특징으로 하는 강유전 커패시터 헤테로구조물 제조방법.
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