JPH09260614A

JPH09260614A - 強誘電体薄膜を含む電子回路素子の製造方法

Info

Publication number: JPH09260614A
Application number: JP8063438A
Authority: JP
Inventors: Katsuyoshi Matsuura; 克好松浦; Masaaki Nakabayashi; 正明中林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】強誘電体薄膜を含む電子回路素子の製造にお
いて、強誘電体層の微細加工に適した製造方法を提供す
る。【解決手段】支持基板の表面上に、導電性材料からな
る下部電極層を堆積する工程と、下部電極層の上に、強
誘電体材料からなる強誘電体層を堆積する工程と、強誘
電体層の上に、高硬度マスク層を堆積する工程と、高硬
度マスク層の上に、その表面上の一部の領域を覆うレジ
ストパターンを形成する工程と、レジストパターンをマ
スクとして、高硬度マスク層をエッチング除去し、一部
の領域に高硬度マスクパターンを残す工程と、高硬度マ
スクパターンをマスクとして、強誘電体層及び下部電極
層をイオンミリングにより除去する工程とを含む。高硬
度マスク層のイオンミリングレートが、レジストパター
ンのイオンミリングレートよりも小さい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた電子回路装置の製造方法に関し、特に、強誘電体薄
膜を微細加工する技術に関する。

【０００２】

【従来の技術】自発分極を持つ強誘電体を用いた強誘電
体メモリは不揮発性であり、フローティングゲートに絶
縁膜を介して電子をトンネル注入（または引き出し）す
るフラッシュメモリに比べて低電圧動作が可能で、かつ
動作速度も速いという利点がある。また、強誘電体は、
圧電性、焦電性を利用したセンサとしても用いられる。
強誘電体をメモリまたはセンサに利用する場合には、半
導体基板上に形成した強誘電体薄膜を微細加工する技術
が重要になる。

【０００３】図６を参照して、強誘電体メモリのキャパ
シタ部の作製を例に、従来の強誘電体薄膜の微細加工方
法を説明する。図６（Ａ）に示すように、シリコン基板
１００の表面上に化学気相成長（ＣＶＤ）等によりＳｉ
Ｏ₂からなる層間絶縁膜１０１を堆積する。層間絶縁膜
１０１にコンタクトホール１０２を形成し、コンタクト
ホール１０２内を導電性のプラグ１０３で埋め込む。

【０００４】図６（Ｂ）に示すように、層間絶縁膜１０
１及びプラグ１０３の上面上に白金（Ｐｔ）、イリジウ
ム（Ｉｒ）等からなる下部電極層１０４を堆積する。下
部電極層１０４の上にゾルゲル法等を用いてＰｂ（Ｚｒ
Ｔｉ）Ｏ₃等の強誘電体材料の溶液を塗布し、乾燥、仮
焼成、本焼成を行って結晶化した強誘電体層１０５を形
成する。

【０００５】強誘電体層１０５の表面上に、プラグ１０
３が形成された領域及びその周辺領域を覆うレジストパ
ターン１０６を形成する。図６（Ｃ）に示すように、レ
ジストパターン１０６をマスクとしてイオンミリングに
より強誘電体層１０５及び下部電極層１０４を部分的に
除去する。レジストパターン１０６で覆われている領域
に下部電極１０４ａ及び強誘電体膜１０５ａが残る。レ
ジストパターン１０６を除去する。

【０００６】このようにして、プラグ１０を介してシリ
コン基板１００の表面に接続された下部電極１０４ａ、
及びその上の強誘電体膜１０５ａからなる積層構造を形
成することができる。強誘電体膜１０５ａの表面上に上
部電極を形成することにより、強誘電体キャパシタを形
成することができる。

【０００７】

【発明が解決しようとする課題】図６に示す従来例で
は、図６（Ｂ）の工程で下部電極層１０４と強誘電体層
１０５とを連続的に成膜している。また、図６（Ｃ）の
工程で、レジストパターン１０６をマスクとして強誘電
体層１０５と下部電極層１０４とをイオンミリングによ
り連続的に除去している。このように、２層を連続的に
成膜するのは、以下の理由による。

【０００８】下部電極層１０４をパターニングした後、
その上にゾルゲル法で強誘電体層を形成すると、強誘電
体層の厚さが凸部において薄くなり、凹部において厚く
なる。従って、所望の厚さの強誘電体層を再現性よく堆
積することが困難になる。強誘電体層の厚さにばらつき
があると、強誘電体キャパシタのキャパシタンスにばら
つきが生じてしまう。また、強誘電体層の膜厚が一様で
はないため、イオンミリングによる強誘電体層のパター
ニングも困難になる。

【０００９】また、下部電極層１０４をパターニングし
た後、その上に強誘電体層を堆積すると、ＳｉＯ₂から
なる層間絶縁膜１０１の上に、直接強誘電体層が形成さ
れる。ＳｉＯ₂膜の上に直接Ｐｂ（ＺｒＴｉ）Ｏ₃（Ｐ
ＺＴ）等の強誘電体層を形成すると、強誘電体材料の結
晶化のための焼成時に、強誘電体層中にクラックが発生
してしまう。これは、ＳｉＯ₂と強誘電体材料との熱膨
張係数の違い、及びＳｉＯ₂膜上の強誘電体材料が微結
晶になることが原因と考えられる。

【００１０】これらの問題を解決するために、下部電極
層をパターニングする前に、その上に連続的に強誘電体
層を堆積する。従って、この積層構造をパターニングす
るには、２層を連続して除去する必要がある。ＰＺＴ等
の強誘電体層及びＰｔ等の下部電極層を化学的にエッチ
ングすることは困難であるため、通常イオンミリングに
より除去する。しかし、イオンミリングでは、対象物を
物理的に除去するため、レジストと強誘電体層等との選
択比を十分大きくすることができない。従って、強誘電
体層等の除去時にレジストパターンも徐々に除去され、
強誘電体層のパターン幅が所望の幅よりも狭くなってし
まう。

【００１１】レジストパターンが除去されることを考慮
し、予めレジスト膜厚を厚くしておくことも考えられる
が、レジスト膜厚を厚くすると、露光時の焦点深度の関
係から露光マージンが少なくなり、かつアスペクト比の
増大から微細加工が困難になる。

【００１２】本発明の目的は、強誘電体薄膜を含む電子
回路素子の製造において、強誘電体層の微細加工に適し
た製造方法を提供することである。

【００１３】

【課題を解決するための手段】本発明の一観点による
と、支持基板の表面上に、導電性材料からなる下部電極
層を堆積する工程と、前記下部電極層の上に、強誘電体
材料からなる強誘電体層を堆積する工程と、前記強誘電
体層の上に、高硬度マスク層を堆積する工程と、前記高
硬度マスク層の上に、その表面上の一部の領域を覆うレ
ジストパターンを形成する工程と、前記レジストパター
ンをマスクとして、前記高硬度マスク層をエッチング除
去し、前記一部の領域に高硬度マスクパターンを残す工
程と、前記高硬度マスクパターンをマスクとして、前記
強誘電体層及び前記下部電極層をイオンミリングにより
除去する工程とを含み、前記高硬度マスク層のイオンミ
リングレートが、前記レジストパターンのイオンミリン
グレートよりも小さい電子回路素子の製造方法が提供さ
れる。

【００１４】レジストパターンよりもイオンミリングレ
ートの小さい高硬度マスク層をマスクとしてミリングす
るため、ミリング時のマスクの削れを抑制でき、所望の
パターンに加工することが可能になる。

【００１５】本発明の他の観点によると、支持基板の表
面上の一部の領域に、導電性材料からなる下部電極を形
成する工程と、基板全面に、強誘電体薄膜を、該強誘電
体薄膜が結晶化する温度よりも低い温度で堆積する工程
と、前記強誘電体薄膜上に、前記下部電極に対応する領
域を覆うレジストパターンを形成する工程と、前記レジ
ストパターンをマスクとし、該レジストパターンで覆わ
れていない領域の前記強誘電体薄膜を除去する工程と、
前記レジストパターンを除去する工程と、前記強誘電体
薄膜が結晶化する温度以上で熱処理を行い、前記強誘電
体薄膜を結晶化させる工程とを含む電子回路素子の製造
方法が提供される。

【００１６】強誘電体薄膜をパターニングした後に結晶
化するため、結晶化時に、基板と強誘電体薄膜とが直接
接触しないか、またはパターニング時の位置合わせ誤差
によるわずかな領域のみで接触する。このため、結晶化
時の強誘電体薄膜中でのクラックの発生を抑制できる。

【００１７】

【発明の実施の形態】図１を参照して本発明の第１の実
施例による強誘電体キャパシタの作製方法を説明する。

【００１８】図１（Ａ）に示すように、シリコン基板１
の表面上に、化学気相成長（ＣＶＤ）によりＳｉＯ₂か
らなる厚さ６０ｎｍの層間絶縁膜２を堆積する。層間絶
縁膜２の所定の領域にコンタクトホール３を設ける。コ
ンタクトホール３の内部及び層間絶縁膜２の表面上に、
ＣＶＤ等により導電性のポリシリコン膜を堆積する。こ
のポリシリコン膜をエッチバックして平坦面上のポリシ
リコン膜を除去し、コンタクトホール３内にポリシリコ
ンからなる導電性のプラグ４を残す。

【００１９】図１（Ｂ）に示すように、プラグ４の上面
及び層間絶縁膜２の上面を覆うようにＴｉ膜、Ｉｒ膜、
ＩｒＯ₂膜が下層からこの順番に積層された合計の厚さ
２２０ｎｍの下部電極層５を堆積する。Ｔｉ膜を挿入す
るのは、Ｉｒ膜と層間絶縁膜２との密着性を高めるため
である。

【００２０】なお、Ｉｒ膜とＩｒＯ₂膜の積層順序を逆
にしてもよく、Ｉｒ膜とＩｒＯ₂膜とを２層以上交互に
積層してもよい。また、Ｔｉ膜の上にＴｉＮ膜を配置し
てもよい。

【００２１】Ｔｉ膜及びＩｒ膜は、それぞれターゲット
としてＴｉ及びＩｒを用い、スパッタガスとしてＡｒを
用いたスパッタリングにより堆積する。ＩｒＯ₂膜はタ
ーゲットとしてＩｒ、スパッタガスとしてＡｒとＯ₂の
混合ガスを用い、圧力を５ｍＴｏｒｒ、成長温度を室温
とした反応性スパッタリングにより堆積する。

【００２２】次に、下部電極層５の上に酢酸ブチル系の
溶媒を用いたＰＺＴの溶液を回転数３０００ｒｐｍ、塗
布時間１５秒の条件で回転塗布する。温度１５０℃で１
０分間の乾燥処理を行い、続いて温度４００℃で１０分
間の仮焼成を行う。回転塗布から仮焼成までの工程を４
回繰り返す。その後、酸素雰囲気中で温度を６００℃と
して６０分間の熱処理を行い、ＰＺＴ膜を結晶化する。
上記成膜条件によりＰＺＴからなる厚さ約１６０ｎｍの
強誘電体層６が得られる。

【００２３】次に、強誘電体層６の上に、ＴｉＮからな
る厚さ０．３６μｍのマスク層７を堆積する。マスク層
７は、ターゲットとしてＴｉを用い、スパッタガスとし
てＡｒとＮ₂の混合ガスを用いた反応性スパッタリング
により堆積する。

【００２４】マスク層７の上に、プラグ４に対応する領
域及びその周辺の領域を覆うレジストパターン８を形成
する。レジストパターン８は、例えばノボラック系のレ
ジスト材料を用いて形成する。

【００２５】図１（Ｃ）に示すように、レジストパター
ン８をマスクとして、塩素系のガスを用いた反応性イオ
ンエッチング（ＲＩＥ）によりマスク層７をパターニン
グし、マスクパターン７ａを残す。パターニング後、レ
ジストパターン８をアッシング除去する。

【００２６】図１（Ｄ）に示すように、マスクパターン
７ａをマスクとして、Ａｒを用いたイオンミリングによ
り強誘電体層６及び下部電極層５をパターニングし、マ
スクパターン７ａで覆われた領域に強誘電体膜６ａ及び
下部電極５ａを残す。イオンミリングは、例えば、Ａｒ
圧力を０．２ｍＴｏｒｒ、加速電圧を１ｋＶ、入射角を
１５°とした条件で行う。マスクパターン７ａを塩素系
のガスを用いたＲＩＥにより除去する。

【００２７】図１（Ｅ）に示すように、基板全面にＣＶ
ＤによりＳｉＯ₂からなる層間絶縁膜９を堆積する。層
間絶縁膜９に強誘電体膜６ａの上面を露出させるコンタ
クトホール１０を形成する。フォトリソグラフィ工程に
おける位置合わせ誤差を考慮し、コンタクトホール１０
の大きさを強誘電体膜６ａの大きさよりもやや小さくす
る。

【００２８】コンタクトホール１０の内面及び層間絶縁
膜９の上面を覆うように、スパッタリングによりＩｒ層
を堆積する。このＩｒ層をイオンミリングによりパター
ニングし、上部電極１１を残す。

【００２９】上部電極１１と下部電極５ａとの間に強誘
電体膜６ａが挟まれた強誘電体キャパシタが形成され
る。下部電極５ａはプラグ４によりシリコン基板１の表
面に形成された低抵抗領域に接続される。

【００３０】上記第１の実施例では、図１（Ｄ）に示す
工程で強誘電体層６と下部電極層５をイオンミリングに
よりパターニングするときに、ＴｉＮからなるマスクパ
ターン７ａをマスクとして用いる。ＴｉＮは、レジスト
膜に比べてイオンミリングに対する耐性が高いため、比
較的薄いマスクパターンで保護することが可能である。

【００３１】次に、イオンミリング時のマスクパターン
としてＴｉＮ膜を用いた場合の効果をレジスト膜を用い
た場合と比較して説明する。ＴｉＮ膜の効果を確認する
ために、図１（Ｂ）〜（Ｄ）で説明した方法と同様の方
法で、Ｓｉ基板の表面上にＰＺＴからなる強誘電体膜６
ａとＩｒからなる下部電極５ａの積層構造を形成した。
図１（Ｃ）に示すマスクパターン７ａは、３．０８μｍ
×１．４μｍの長方形パターンである。

【００３２】圧力を０．２ｍＴｏｒｒ、加速電圧を１ｋ
Ｖ、入射角を１５°としたＡｒイオンミリングにより、
２５分間のミリングを行った。この条件でミリングの深
さは強誘電体膜６ａの上面からシリコン基板の表面層ま
で達した。

【００３３】このとき、マスクパターン７ａで覆われた
領域に残された強誘電体膜６ａの大きさは、２．９μｍ
×１．２７μｍであった。これに対し、厚さ１．８μｍ
のレジストパターンでマスクして同様の条件でイオンミ
リングした場合、残された強誘電体膜６ａの大きさは、
２．１μｍ×０．４μｍであった。また、レジスト膜の
厚さを２．５μｍとしたときの強誘電体膜６ａの大きさ
は、２．５μｍ×０．９μｍであった。このように、マ
スクパターンとしてレジスト膜を用いた場合には、ミリ
ング後の強誘電体膜の大きさが所望の大きさよりもかな
り小さくなってしまう。マスクパターンとしてＴｉＮ膜
を用いることにより、所望の大きさに近い強誘電体膜を
得ることができる。

【００３４】また、厚さ０．３６μｍ程度のマスクパタ
ーンで保護することができるため、パターン幅が０．１
３〜０．１８μｍ程度のギガビットクラスの強誘電体メ
モリの製造に適用することも可能であろう。

【００３５】上記第１の実施例では、強誘電体層と下部
電極層の２層を連続してイオンミリングする場合を説明
したが、上部電極層、強誘電体層及び下部電極層の３層
を連続してイオンミリングしてもよい。図２は、３層を
連続してイオンミリングする例を示す。

【００３６】図２（Ａ）は、第１の実施例における図１
（Ｂ）に対応する。ＰＺＴからなる強誘電体層６とＴｉ
Ｎからなるマスク層７との間に、Ｉｒからなる厚さ１０
０ｎｍの上部電極層２０が形成されている。上部電極層
２０は、例えばターゲットとしてＩｒを用いたスパッタ
リングにより形成される。その他の構成は、図１（Ｂ）
に示す構成と同様である。

【００３７】図２（Ｂ）に示すように、レジストパター
ン８をマスクとしてマスク層７をエッチングし、マスク
パターン７ａを残す。マスク層７のエッチング条件は、
図１（Ｃ）の場合と同様である。レジストパターン８を
除去する。

【００３８】図２（Ｃ）に示すように、マスクパターン
７ａをマスクとしてＡｒを用いたイオンミリングにより
上部電極層２０から下部電極層５までをパターニング
し、上部電極２０ａ、強誘電体膜６ａ、及び下部電極５
ａを残す。イオンミリングの条件は、図１（Ｄ）の場合
と同様である。

【００３９】図２（Ｄ）に示すように、マスクパターン
７ａを塩素系のガスを用いたＲＩＥにより除去する。上
部電極２０ａと下部電極５ａとの間に強誘電体膜６ａを
挟んだ強誘電体キャパシタが形成される。

【００４０】図２に示す変形例では、図２（Ｄ）の工程
でＴｉＮからなるマスクパターン７ａをＲＩＥにより除
去するときに、強誘電体膜６ａがＩｒからなる上部電極
２０ａによって覆われている。従って、塩素系ガスを用
いたＲＩＥ時に強誘電体膜６ａがダメージを受けること
を防止することができる。

【００４１】上記第１の実施例及びその変形例では、イ
オンミリング時のマスクパターンとしてＴｉＮを用いた
場合を説明したが、レジスト膜よりもミリング耐性の大
きいその他の材料を用いてもよい。例えば、ＳｉＮ、Ｃ
ｒＮ、ＴａＮ、ＢＮ等の半導体もしくは金属窒化膜、Ｓ
ｉＣ、ＴｉＣ、ＣｒＣ、ＴａＣ等の半導体もしくは金属
炭化膜、またはカーボン膜等を用いてもよい。

【００４２】次に、図３を参照して第２の実施例による
強誘電体キャパシタの製造方法を説明する。図３（Ａ）
に示すように、シリコン基板１の表面上にＳｉＯ₂から
なる層間絶縁膜２、導電性のポリシリコンからなるプラ
グ４及びＴｉ層、ＴｉＮ層、Ｉｒ層、ＩｒＯ₂層がこの
順番に積層された下部電極層５を形成する。これらの形
成方法は、図１（Ａ）及び（Ｂ）で説明した方法と同様
である。

【００４３】なお、下部電極層５の積層構造において、
Ｉｒ層とＩｒＯ₂層との積層順序を逆にしてもよく、Ｉ
ｒ層とＩｒＯ₂層とを２層以上交互に積層してもよい。
また、ＴｉＮ層を設けなくてもよい。

【００４４】下部電極層５の上に、プラグ４に対応する
領域及びその周辺領域を覆うレジストパターン３０を形
成する。図３（Ｂ）に示すように、レジストパターン３
０をマスクとして、イオンミリングにより下部電極層５
をパターニングし、レジストパターン３０で覆われてい
る領域に下部電極５ａを残す。レジストパターン３０を
アッシング除去する。

【００４５】図１（Ｄ）の場合には、強誘電体層６と下
部電極層５とを連続してミリング除去するため、マスク
パターンとしてミリング耐性の大きいＴｉＮを用いた
が、図３（Ｂ）の場合には、下部電極層５のみをミリン
グ除去するため、マスクパターンとしてレジスト膜を用
いることができる。

【００４６】図３（Ｃ）に示すように、酢酸ブチル系溶
媒を用いたＰＺＴの溶液を、回転数３０００ｒｐｍ、塗
布時間１５秒の条件で回転塗布する。次いで、温度１５
０℃で１０分間の乾燥処理を行い、続いて４００℃で１
０分間の仮焼成を行う。回転塗布から仮焼成までの工程
を６回繰り返す。この条件で、下部電極５ａ上の厚さが
１００ｎｍ、その他の領域の厚さが約３００ｎｍのＰＺ
Ｔからなる強誘電体層３１が形成される。

【００４７】次に、温度４７５℃で６０分間の予備熱処
理を行う。温度４７５℃では、ＰＺＴは結晶化しない。
図３（Ｃ）に示すように、ＰＺＴからなる強誘電体層３
１とＳｉＯ₂からなる層間絶縁膜２とが直接接触してい
る状態でＰＺＴを結晶化すると、強誘電体層３１中にク
ラックが生ずる。例えば、５００℃で予備熱処理を行っ
たところ、強誘電体層３１にクラックが発生した。本実
施例のように、予備熱処理温度を結晶化する温度よりも
低くすることにより、クラックの発生を防止することが
できる。なお、予備熱処理を行うのは、後の工程でＰＺ
Ｔを結晶化するときのＰＺＴの体積変動を少なくするた
めである。

【００４８】強誘電体層３１の表面上に、下部電極５ａ
に対応する領域を覆うレジストパターン３２を形成す
る。図３（Ｃ）では、フォトマスクの位置合わせ工程時
の誤差により、レジストパターン３２が下部電極５ａに
対応する領域よりも図のやや右方にずれて形成されてい
る場合を示している。

【００４９】図３（Ｄ）に示すように、レジストパター
ン３２をマスクとしてイオンミリングにより強誘電体層
３１をパターニングし、レジストパターン３２で覆われ
ている領域に強誘電体膜３１ａを残す。レジストパター
ン３２をアッシング除去する。

【００５０】温度を６００℃とし、酸素雰囲気中で６０
分間の熱処理を行う。強誘電体膜３１ａを形成するＰＺ
Ｔが結晶化する。このとき、強誘電体膜３１ａと層間絶
縁膜２とが直接接触する領域は、位置合わせ工程時の誤
差により生じたわずかの領域のみであるため、強誘電体
膜３１ａ中にクラックが発生することはない。

【００５１】なお、結晶化のための熱処理を、温度を７
００℃とした１０秒間のランプアニールで行ってもよ
い。ランプアニールは処理時間が短いため、熱処理中の
Ｐｂ抜け、酸素原子の拡散による組成変動を抑制するこ
とができる。また、酸素原子の拡散による下部電極５ａ
の酸化も抑制されるため、プラグ４と下部電極５ａとの
良好なオーミック接触を確保することができる。

【００５２】図３（Ｅ）に示すように、基板全面にＳｉ
Ｏ₂からなる層間絶縁膜９を形成し、強誘電体膜３１ａ
の一部上面を露出させるコンタクトホール１０を形成す
る。図１（Ｅ）の場合と同様に、コンタクトホール１０
内にＩｒからなる上部電極１１を形成する。

【００５３】上記第２の実施例では、図３（Ｃ）の工程
で強誘電体層３１の結晶化温度よりも低温で予備熱処理
を行っている。次に、この予備熱処理の効果を説明す
る。シリコン基板上にＰＺＴ薄膜を形成し、４７５℃で
６０分間の予備熱処理を行った。ＰＺＴ薄膜をパターニ
ングしてラインアンドスペースパターンを形成し、６０
０℃で６０分間の熱処理を行ってＰＺＴ薄膜を結晶化し
た。比較のために、予備熱処理を行わないサンプルも作
製した。なお、ラインアンドスペースパターンは、入射
角を３０°としたイオンミリングにより形成した。通
常、イオンミリングは入射角１５°程度の条件で行われ
るが、ＰＺＴ薄膜の結晶化による体積変化を比較しやす
くするため、入射角を３０°とした。入射角を３０°と
すると、ＰＺＴ薄膜のラインの断面が、上底辺と下底辺
の長さの差の大きな台形状になる。

【００５４】予備熱処理を行ったサンプルについては、
結晶化前のＰＺＴ薄膜の断面の下底辺の長さが１．２μ
ｍ、上底辺の長さが０．２６μｍであり、結晶化後の下
底辺の長さが１．２μｍ、上底辺の長さが０．３μｍで
あった。これに対し、予備熱処理を行わなかったサンプ
ルについては、結晶化前のＰＺＴ薄膜の断面の下底辺の
長さが１．３３μｍ、上底辺の長さが０．４μｍであ
り、結晶化後の下底辺の長さが１．４２μｍ、上底辺の
長さが０．５μｍであった。このように、ＰＺＴ薄膜を
結晶化することにより、ＰＺＴ薄膜の線幅が増加した。
予備熱処理を行うことによって、結晶化後のＰＺＴ薄膜
の線幅の増加を抑制できることがわかる。

【００５５】上記第２の実施例及び効果確認実験では、
予備熱処理の温度を４７５℃としたが、ＰＺＴが結晶化
する温度よりも低い温度であれば、その他の温度でもよ
い。結晶化時のＰＺＴ薄膜の線幅の増加を抑制するため
には、予備熱処理の温度を結晶化する温度よりも１００
℃程度低い温度よりも高く、かつ結晶化する温度よりも
低くすることが好ましい。

【００５６】上記第２の実施例では、図３（Ｃ）の工程
において、凹凸のある基板表面上に、ゾルゲル法を用い
て強誘電体層３１を形成する場合を説明したが、強誘電
体層３１を形成する前に基板表面を平坦化しておいても
よい。

【００５７】図４（Ａ）に示すように、下部電極５ａを
形成した基板の表面上にＣＶＤ等により、ＳｉＯ₂膜３
３を堆積する。図４（Ｂ）に示すように、化学機械研磨
（ＣＭＰ）を用いて、ＳｉＯ₂膜３３を研磨し、下部電
極５ａの上面を露出させる。ＳｉＯ₂膜３３の上面と下
部電極５ａの上面とが面一になり、基板表面が平坦化さ
れる。次に、図３（Ｄ）、（Ｅ）と同様の工程により、
強誘電体膜と上部電極を形成し、強誘電体キャパシタを
得る。

【００５８】ゾルゲル法による強誘電体層を形成する前
に、下地表面を平坦化しておくことにより、強誘電体層
の厚さの制御性を高めることができる。上記第１及び第
２の実施例では、ＰＺＴからなる強誘電体膜をゾルゲル
法で形成する場合を説明したが、スパッタリング、有機
金属化学気相成長（ＭＯＣＶＤ）等のその他の方法で形
成してもよい。

【００５９】ＰＺＴ膜をスパッタリングで形成する場合
には、例えばターゲットとしてＰＺＴ、スパッタガスと
してＡｒとＯ₂とを４：１の割合で混合した混合ガスを
用い、入力電力を１０００Ｗ、ガス圧を２．５Ｐａ、成
長温度を室温、基板とターゲット間の距離を６０ｍｍと
したＲＦスパッタリングにより行う。

【００６０】スパッタリングを用いて成膜を行うと、下
地表面にコンフォーマルに膜が成長する。図３（Ｃ）の
強誘電体層３１を形成する場合に、下地電極５ａ上にも
層間絶縁膜２上にもほぼ同程度の厚さの膜が形成され
る。従って、下地表面に凹凸がある場合にも、ゾルゲル
法に比べて容易に膜厚を制御することができる。

【００６１】なお、ＰＺＴ組成中のＰｂの蒸気圧が高い
ため、スパッタリングによる成膜時の基板温度を高くす
ると、Ｐｂ抜けが生じ、組成のずれたＰＺＴ膜が成長し
てしまう。従って、成膜時の基板温度を室温程度とする
ことが好ましい。

【００６２】ＰＺＴ膜をＭＯＣＶＤで形成する場合に
は、例えば原料ガスとしてＰｂ（Ｃ₂Ｈ₅）₄、Ｚｒ
（Ｃ₁₁Ｈ₁₉Ｏ₂）₄、Ｔｉ（ｉ−ＯＣ₃Ｈ₇）₄を用い
る。ＭＯＣＶＤで成膜を行う場合には、ガス分圧を制御
してＰｂ抜けを防止できるため、比較的高温で成膜する
ことができる。ＭＯＣＶＤによる成膜を第１の実施例に
適用する場合には、図１（Ｂ）の工程において、強誘電
体層６をＰＺＴの結晶化温度以上で成膜してもよい。第
２の実施例に適用する場合には、図３（Ｃ）の工程にお
いて、強誘電体層３１を４７５℃程度の結晶化温度より
もやや低い温度で成膜することが好ましい。

【００６３】上記第１及び第２の実施例では、強誘電体
材料としてＰＺＴを用いた場合を説明したが、（ＰｂＬ
ａ）（ＺｒＴｉ）Ｏ₃（ＰＬＺＴ）等のその他の強誘電
体材料を用いてもよい。

【００６４】図５は、強誘電体キャパシタを利用した強
誘電体メモリの断面図を示す。ｐ型シリコン基板４０の
表面に画定された活性領域内にｎ型のソース／ドレイン
領域４１及び４２、ポリシリコンからなるゲート電極４
３を含むｎチャネルＭＯＳＦＥＴが形成されている。ゲ
ート電極４３は紙面に垂直な方向に延在し、ワードライ
ンを構成する。ソース／ドレイン領域４１には、Ｗ、Ｔ
ｉＮ、金属シリサイド等からなるビットラインＢＬが接
続されている。

【００６５】シリコン基板４０の上に、ビットラインＢ
Ｌ及びＭＯＳＦＥＴを覆う層間絶縁膜４９が形成されて
いる。層間絶縁膜４９には、ソース／ドレイン領域４２
の表面を露出させるコンタクトホールが形成され、コン
タクトホール内が導電性プラグ４４で埋め込まれてい
る。

【００６６】層間絶縁膜４９の表面上に、下部電極４
５、強誘電体膜４６及び上部電極４７からなる強誘電体
キャパシタが形成されている。強誘電体キャパシタは、
上記第１または第２の実施例と同様の方法で形成され
る。図５は、図２で説明した第１の実施例の変形例によ
る方法で作製した強誘電体キャパシタを示している。

【００６７】層間絶縁膜４９の上に、強誘電体キャパシ
タを覆う絶縁膜５０が形成されている。絶縁膜５０に、
上部電極４７の上面を露出させるビアホールが形成さ
れ、上部電極４７がこのビアホールを介してプレートラ
イン４８に接続されている。プレートライン４８は、例
えばＴｉＮ膜とＡｌ膜の２層構造を有する。プレートラ
イン４８を覆うように、保護膜５１が形成されている。
ｎチャネルＭＯＳＦＥＴと強誘電体キャパシタにより、
１ビットを記憶するメモリセルが構成される。

【００６８】第１及び第２の実施例による強誘電体キャ
パシタの作製方法を用いることにより、強誘電体膜中の
クラックの発生を防止し、所望の形状のキャパシタを再
現性よく作製することができる。

【００６９】図５では、強誘電体キャパシタをメモリに
適用した場合を示したが、強誘電体材料の圧電性、焦電
性を利用したセンサに適用することも可能である。以上
実施例に沿って本発明を説明したが、本発明はこれらに
制限されるものではない。例えば、種々の変更、改良、
組み合わせ等が可能なことは当業者に自明であろう。

【００７０】

【発明の効果】以上説明したように、本発明によれば、
ミリング耐性の大きいマスクパターンを用いて強誘電体
層及びその下の電極層をパターニングするため、または
電極層と強誘電体層を１層ずつパターニングするため、
再現性よく所望の形状及び大きさの強誘電体層を得るこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による強誘電体キャパシ
タの製造方法を説明するための基板の断面図である。

【図２】本発明の第１の実施例の変形例による強誘電体
キャパシタの製造方法を説明するための基板の断面図で
ある。

【図３】本発明の第２の実施例による強誘電体キャパシ
タの製造方法を説明するための基板の断面図である。

【図４】本発明の第２の実施例の変形例による強誘電体
キャパシタの製造方法を説明するための基板の断面図で
ある。

【図５】強誘電体メモリの断面図である。

【図６】従来例による強誘電体キャパシタの製造方法を
説明するための基板の断面図である。

【符号の説明】

１シリコン基板２、９層間絶縁膜３、１０コンタクトホール４プラグ５下部電極層５ａ下部電極６、３１強誘電体層６ａ、３１ａ強誘電体膜７マスク層７ａマスクパターン８、３０、３２レジストパターン１１上部電極２０上部電極層２０ａ上部電極４０シリコン基板４１、４２ソース／ドレイン領域４３ゲート電極４４プラグ４５下部電極４６強誘電体層４７上部電極４８プレート線４９層間絶縁膜５０絶縁層５１保護膜

Claims

【特許請求の範囲】

【請求項１】支持基板の表面上に、導電性材料からな
る下部電極層を堆積する工程と、前記下部電極層の上に、強誘電体材料からなる強誘電体
層を堆積する工程と、前記強誘電体層の上に、高硬度マスク層を堆積する工程
と、前記高硬度マスク層の上に、その表面上の一部の領域を
覆うレジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記高硬度マス
ク層をエッチング除去し、前記一部の領域に高硬度マス
クパターンを残す工程と、前記高硬度マスクパターンをマスクとして、前記強誘電
体層及び前記下部電極層をイオンミリングにより除去す
る工程とを含み、前記高硬度マスク層のイオンミリングレートが、前記レ
ジストパターンのイオンミリングレートよりも小さい電
子回路素子の製造方法。
【請求項２】前記強誘電体層を堆積する工程の後、前
記高硬度マスク層を堆積する工程の前に、さらに、前記
強誘電体層の上に、導電性材料からなる上部電極層を堆
積する工程を含み、前記高硬度マスク層を堆積する工程において、前記上部
電極層の上に前記高硬度マスク層を堆積し、前記イオンミリングにより除去する工程が、前記高硬度
マスクパターンをマスクとして、前記上部電極層をもイ
オンミリングにより除去する請求項１に記載の電子回路
素子の製造方法。
【請求項３】前記高硬度マスク層が、ＴｉＮ、Ｓｉ
Ｎ、ＣｒＮ、ＴａＮ、ＢＮ、ＴｉＣ、ＳｉＣ、ＣｒＣ、
ＴａＣ、及びＣからなる群より選ばれた少なくとも１つ
の材料で形成されている請求項１または２に記載の電子
回路素子の製造方法。
【請求項４】支持基板の表面上の一部の領域に、導電
性材料からなる下部電極を形成する工程と、基板全面に、強誘電体薄膜を、該強誘電体薄膜が結晶化
する温度よりも低い温度で堆積する工程と、前記強誘電体薄膜上に、前記下部電極に対応する領域を
覆うレジストパターンを形成する工程と、前記レジストパターンをマスクとし、該レジストパター
ンで覆われていない領域の前記強誘電体薄膜を除去する
工程と、前記レジストパターンを除去する工程と、前記強誘電体薄膜が結晶化する温度以上で熱処理を行
い、前記強誘電体薄膜を結晶化させる工程とを含む電子
回路素子の製造方法。
【請求項５】前記強誘電体薄膜を形成する工程が、前
記強誘電体薄膜が結晶化する温度よりも１００℃だけ低
い温度よりも高く、かつ結晶化する温度よりも低い温度
で前記強誘電体薄膜を堆積する請求項４に記載の電子回
路素子の製造方法。
【請求項６】前記強誘電体薄膜を堆積する工程の後、
前記強誘電体薄膜を除去する工程の前に、さらに、前記
強誘電体薄膜を堆積する工程における成膜温度よりも高
く、前記強誘電体薄膜が結晶化する温度よりも低い温度
で熱処理する工程を含む請求項４に記載の電子回路素子
の製造方法。
【請求項７】前記熱処理する工程の熱処理温度が、前
記強誘電体薄膜が結晶化する温度よりも１００℃だけ低
い温度よりも高く、かつ結晶化する温度よりも低い請求
項６に記載の電子回路素子の製造方法。