JP4053070B2 - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法 Download PDFInfo
- Publication number
- JP4053070B2 JP4053070B2 JP2006310106A JP2006310106A JP4053070B2 JP 4053070 B2 JP4053070 B2 JP 4053070B2 JP 2006310106 A JP2006310106 A JP 2006310106A JP 2006310106 A JP2006310106 A JP 2006310106A JP 4053070 B2 JP4053070 B2 JP 4053070B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- forming
- tialn
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 title claims description 35
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 229910010037 TiAlN Inorganic materials 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 13
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 229910003087 TiOx Inorganic materials 0.000 claims description 5
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 108
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 24
- 238000009792 diffusion process Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 238000000137 annealing Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 229910010413 TiO 2 Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000005415 magnetization Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Physical Vapour Deposition (AREA)
Description
本発明は半導体素子のキャパシタ製造方法に関し、特に、高密度の高速素子に適用される強誘電率または高誘電率の誘電膜を有する半導体素子のキャパシタ製造方法に関する。
半導体素子において強誘電体材料をキャパシタに用いることによって既存のDRAM素子で必要とするリフレッシュの限界を克服し、大容量のメモリを用い得る素子の開発が進められてきた。そのうち、SBT（SrBi２Ta２O９、所謂Y１）は優れた磁化率及び漏洩電流の特性、他の強誘電体に比べて優れた疲労度の特性を有するので、これに対する研究が盛んに行われている。キャパシタを形成するためのY１の上・下部電極としては白金（Pt）を主に使っており、蒸着及びエッチングの前後に結晶化及び回復を行うため、８００℃程度の高温酸化雰囲気で複数回のアニーリング工程を施すことにより、Y１の磁化及び誘電特性を向上させている。
しかし、高温酸化雰囲気に耐える拡散防止膜の不在で、キャパシタの下部電極と基板との間を相互接続する方法としては、NPP（non−poly plug）構造を採択している。また、キャパシタの上部電極形成時のエッチング工程から生じるPt残留物（residue）及び重合体の発生を減らすため、上部電極にハード・マスクとしてTiNを適用しているが、エッチング後にY１の回復のためにアニーリングする時、TiNが酸化されてTiO２に変わる。このTiO２膜は表面が粗く、多孔性であり、絶縁膜の特性を有するため、金属配線の接続のためにコンタクトホールを形成する時、Pt上部電極上のTiO２膜を完全に除去する必要がある。さらに、相互接続配線の形成工程後のアニーリング及び洗浄の過程で、膜のリフトが発生する等の問題がある。
また、金属配線の形成時、基板の活性領域と金属配線との間のオーミック・コンタクトのため形成されるTi膜はPt上部電極上にも形成される。このようなTi膜において、Tiが上部電極であるPt膜の結晶粒界に沿ってY１膜に拡散し、Y１の残留分極値及び疲労度の特性を低下させる問題がある。それを防止するためには、キャパシタの上部電極と活性領域とを接続するための金属配線の工程を別に行う必要があるため、マスク製造工程、蒸着工程及びエッチング工程等の追加工程が必要であり、全体として過程が複雑となるという不都合がある。
従って、本発明の主な目的は、キャパシタの上部電極上に、優れた高温耐酸化特性を有し、かつ上部電極内の結晶粒界へのTi拡散を効果的に抑制できるTiAlN膜を、上部電極の拡散防止膜として用いるキャパシタ製造方法を提供することにある。
本発明の他の目的は、高密度の高速素子に適用される強誘電率または高誘電率の誘電膜を有する半導体素子のキャパシタ製造方法を提供することにある。
前述の他の目的を達成するための本発明における半導体素子のキャパシタ製造方法は、半導体基板上に第１絶縁膜を形成する段階と、前記第１絶縁膜上にTi膜を蒸着する段階と、４５０℃ないし５５０℃の酸素雰囲気で熱処理工程を行って前記第１絶縁膜の直上にTiOx膜のみを形成する段階と、前記TiOx膜上に第１導電膜を形成する段階と、前記第１導電膜上に誘電膜を形成する段階と、前記誘電膜上に第２導電膜を形成する段階と、前記第２導電膜上にTiAlN膜（Ti１−ｘAlｘN、x＜１）を形成する段階と、前記TiAlN膜、前記第２導電膜、前記誘電膜および前記第１導電膜を選択的にエッチングして前記キャパシタのパターンを形成する段階と、前記選択的なエッチングで得られたキャパシタのパターンを熱処理する段階と、前記熱処理したキャパシタのパターン上に第２絶縁膜を形成する段階と、前記第２絶縁膜を選択的にエッチングして前記TiAlN膜の表面に形成されるAl２O３膜を露出させるための第１コンタクトホールを形成し、前記第１絶縁膜及び前記第２絶縁膜を選択的にエッチングして前記半導体基板の活性領域を露出させるための第２コンタクトホールを形成する段階と、前記Al２O３膜の露出された部分を除去する段階と、前記第１及び第２コンタクトホールを通じて前記第２導電膜と前記半導体基板とを電気的に接続する金属配線を形成する段階と、からなることを特徴する。
ここで、前記第１及び第２導電膜は、それぞれPt膜で形成することがよい。
また、前記誘電膜は、SrBi２Ta２O９膜で形成することがよい。
さらに、前記TiAlN膜は、化学気相成長法（CVD）で形成することがよい。さらに、前記TiAlN膜は、TiｘAlｙ （０．６ ≦x ≦０．９、０．１ ≦y ≦０．４）のターゲットを利用したスパッタリング法で、３ｋＷないし１０ｋＷの電力を印加し、半導体基板の温度は２５℃ないし５５０℃条件下で工程ガスとして１．７×１０−７ｍ３／ｓ（１０ｓｃｃｍ）ないし５．０×１０−７ｍ３／ｓ（３０ｓｃｃｍ）のAr、８．３×１０−７ｍ３／ｓ（５０ｓｃｃｍ）ないし２．５×１０−６ｍ３／ｓ（１５０ｓｃｃｍ）のN２を注入して形成することが好ましい。
さらに、前記Al２O３膜の露出部分は、反応性イオンのエッチングで除去されて、前記TiAlN膜を露出させることがよい。
また、前記露出されたAl２O３膜は、希釈されたHFと緩衝酸化エッチング剤（BOE）とが１００：１ないし５００：１の比率で混合された溶液を用いたウェットエッチングで除去することがよい。
また、前記第１導電膜と前記第１絶縁膜との間の接着力を向上させるために４５０℃ないし５５０℃の酸素雰囲気で熱処理工程を行うことによって、前記第１絶縁膜上にTiOx膜を形成することが好ましい。
さらに、前記第１導電膜と前記第１絶縁膜との間の接着力を向上させるためにTiｘAlｙ（０．６≦x≦０．９、０．１≦y≦０．４）のターゲットを利用したスパッタリング法で、３ｋＷないし１０ｋＷの電力を印加し、半導体基板の温度は２５℃ないし５５０℃条件下で工程ガスとして１．７×１０−７ｍ３／ｓ（１０ｓｃｃｍ）ないし５．０×１０−７ｍ３／ｓ（３０ｓｃｃｍ）のAr、８．３×１０−７ｍ３／ｓ（５０ｓｃｃｍ）ないし２．５×１０−６ｍ３／ｓ（１５０ｓｃｃｍ）のN２を注入して、前記第１絶縁膜上に補充的なTiAlN膜（Ti１−ｘAlｘN、x＜１）を形成することが好ましい。
本発明によれば、Pt／Y１／Ptからなるキャパシタの上部電極上に、TiAlN膜を拡散防止膜として形成することにより、酸化雰囲気下の薄膜蒸着、膜質改善のためのアニーリングの際、耐酸化性を高め、膜のリフトを防止し得、後続工程における信頼性を確保することができる。
さらに、キャパシタの上部電極上に残っているTiAlN膜のTi拡散が効果的に抑制されるので、Tiの拡散防止工程を省けて、製造コストを節減することができる。
以下、本発明の一実施の形態によるキャパシタ製造方法について図１ないし図４を参照して説明する。
まず、図１に示すように、活性領域２及びワード・ライン（図示せず）の形成が完了したシリコン基板１上に第１層間絶縁膜３を形成し、第１層間絶縁膜３上においてキャパシタの下部電極に第１のPt膜４、Y１膜５を蒸着し、キャパシタの上部電極に第２のPt膜６を蒸着し、第２のPt膜６上にTiAlN（Ti１−ｘAlｘN）膜７を形成する。
上記第１のPt膜４及び第２のPt膜６は、スパッタリング法または電子ビーム蒸着法を用いて、１００ｎｍ（１０００Å）ないし３００ｎｍ（３０００Å）の厚さで形成する。
上記Y１膜５は、スピン・オン（spin−on）または化学気相成長法（CVD）を用いて、１００ｎｍ（１０００Å）ないし４００ｎｍ（４０００Å）の厚さで形成する。Y１膜５の形成後に、Y１膜５を結晶化するために、RTA（Rapid Thermal Annealing）または炉内アニーリング（furnace Annealing）を、５００℃ないし９００℃の酸素雰囲気で３０分ないし２時間行う。
TiAlN膜７はスパッタリング法または化学気相成長法を用いて、１０ｎｍ（１００Å）ないし１００ｎｍ（１０００Å）の厚さで形成する。ここで、Ti１−ｘAlｘN膜のｘは０．１０ないし０．４０とする。TiAlN膜７をスパッタリング法で形成する時に用いられるTiAlターゲットの組成はTi０．９Al０．１ないしTi０．６Al０．４とし、電力は３ｋＷないし１０ｋＷ、基板の温度は２５℃ないし５５０℃とし、ヒーティングのArは１．７×１０−７ｍ３／ｓ（１０ｓｃｃｍ）ないし５．０×１０−７ｍ３／ｓ（３０ｓｃｃｍ）、工程ガスでは１．７×１０−７ｍ３／ｓ（１０ｓｃｃｍ）ないし５．０×１０−７ｍ３／ｓ（３０ｓｃｃｍ）のAr、及び８．３×１０−７ｍ３／ｓ（５０ｓｃｃｍ）ないし２．５×１０−６ｍ３／ｓ（１５０ｓｃｃｍ）のN２を注入する。
次に、図２に示したように、第２のPt膜６、Y１膜５及び第１のPt膜４を選択的にエッチングしてキャパシタを形成し、Y１膜５の回復のためのアニーリング工程を行う。この際、TiAlN膜７の表面にAl２O３膜８が形成される。
続いて、図３に示したように、キャパシタの形成が完了した全体構造上に第２層間絶縁膜９を形成し、第２層間絶縁膜９を選択的にエッチングすることによって、Al２O３膜８を露出させる第１のコンタクトホール１１ａを形成し、第２層間絶縁膜９及び第１層間絶縁膜３を選択して、活性領域２を露出させる第２のコンタクトホール１１ｂを形成する。続いて、第１のコンタクトホール１１ａの底に露出されたAl２O３膜８を反応性イオンエッチングなどのドライエッチング法、または希釈された緩衝酸化エッチング剤（BOE）が１００：１ないし５００：１で混合された溶液を用いたウェットエッチング法で除去することによって、TiAlN膜７を露出させる。
その後、各々３００Åないし７００Åの厚さを有するTi膜とTiN膜とからなる拡散防止膜（不図示）を図３の構造上に形成する。続いて、拡散防止膜を選択的にエッチングして、図４に示したように活性領域２と第２のPt膜６上のTiAlN膜７を接続する金属配線１０を形成する。
本発明の他の実施形態においては、図５に示したように第１のPt膜４を形成する前に、第１のPt膜４と第１層間絶縁膜３との間の接着力を向上させるためTi膜１２を蒸着し、４５０℃ないし５５０℃の酸化雰囲気で急速熱処理（RTA）や炉内アニーリングを実施してTiOｘを形成してもよい。または、第１のPt膜４を形成する前に、第１のPt膜４と第１層間絶縁膜３との間の接着力を向上させるためにTiAlNを使うことができ、この際、TiAlNの形成条件は前述したTiAlN膜７の形成条件と同様である。
上記において、本発明の好適な実施の形態について説明したが、本発明の請求の範囲を逸脱することなく、当業者は種々の改変を成し得るであろう。
４ 第１のPt膜、５ Y１膜、６ 第２のPt膜、７ TiAlN膜、８ Al２O３膜。
Claims (7)
- 半導体素子のキャパシタ製造方法において、
半導体基板上に第１絶縁膜を形成する段階と、
前記第１絶縁膜上にTi膜を蒸着する段階と、
４５０℃ないし５５０℃の酸素雰囲気で熱処理工程を行って前記第１絶縁膜の直上にTiOx膜のみを形成する段階と、
前記TiOx膜上に第１導電膜を形成する段階と、
前記第１導電膜上に誘電膜を形成する段階と、
前記誘電膜上に第２導電膜を形成する段階と、
前記第２導電膜上にTiAlN膜（Ti１−ｘAlｘN、x＜１）を形成する段階と、
前記TiAlN膜、前記第２導電膜、前記誘電膜および前記第１導電膜を選択的にエッチングして前記キャパシタのパターンを形成する段階と、
前記選択的なエッチングで得られた前記キャパシタのパターンを熱処理する段階と、
前記熱処理したキャパシタのパターン上に第２絶縁膜を形成する段階と、
前記第２絶縁膜を選択的にエッチングして前記TiAlN膜の表面に形成されるAl２O３膜を露出させるための第１コンタクトホールを形成し、前記第１絶縁膜及び前記第２絶縁膜を選択的にエッチングして前記半導体基板の活性領域を露出させるための第２コンタクトホールを形成する段階と、
前記Al２O３膜の露出された部分を除去する段階と、
前記第１及び第２コンタクトホールを通じて前記第２導電膜と前記半導体基板とを電気的に接続する金属配線を形成する段階と、
からなることを特徴とする半導体素子のキャパシタ製造方法。 - 前記第１及び第２導電膜は、それぞれPt膜で形成することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
- 前記誘電膜は、SrBi２Ta２O９膜で形成することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
- 前記TiAlN膜は、化学気相成長法（ＣＶＤ）で形成することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
- 前記TiAlN膜は、TiｘAlｙ （０．６ ≦x ≦０．９、０．１ ≦y ≦０．４）のターゲットを利用したスパッタリング法で、３ｋＷないし１０ｋＷの電力を印加し、半導体基板の温度は２５℃ないし５５０℃条件下で工程ガスとして１．７×１０−７ｍ３／ｓ（１０ｓｃｃｍ）ないし５．０×１０−７ｍ３／ｓ（３０ｓｃｃｍ）のＡｒ、８．３×１０−７ｍ３／ｓ（５０ｓｃｃｍ）ないし２．５×１０−６ｍ３／ｓ（１５０ｓｃｃｍ）のN２を注入して形成することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
- 前記Al２O３膜の露出部分は、反応性イオンのエッチングで除去されて、前記TiAlN膜を露出させることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
- 前記露出されたAl２O３膜は、希釈されたHFと緩衝酸化エッチング剤（BOE）とが１００：１ないし５００：１の比率で混合された溶液を用いたウェットエッチングで除去することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980058607A KR100324591B1 (ko) | 1998-12-24 | 1998-12-24 | 티타늄 알루미늄 질소 합금막을 상부전극의 확산방지막으로서 이용하는 캐패시터 제조 방법 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36535099A Division JP4053703B2 (ja) | 1998-12-24 | 1999-12-22 | キャパシタ製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007059946A JP2007059946A (ja) | 2007-03-08 |
| JP4053070B2 true JP4053070B2 (ja) | 2008-02-27 |
Family
ID=19565689
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36535099A Expired - Fee Related JP4053703B2 (ja) | 1998-12-24 | 1999-12-22 | キャパシタ製造方法 |
| JP2006310106A Expired - Fee Related JP4053070B2 (ja) | 1998-12-24 | 2006-11-16 | 半導体素子のキャパシタ製造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36535099A Expired - Fee Related JP4053703B2 (ja) | 1998-12-24 | 1999-12-22 | キャパシタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6171941B1 (ja) |
| JP (2) | JP4053703B2 (ja) |
| KR (1) | KR100324591B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324591B1 (ko) * | 1998-12-24 | 2002-04-17 | 박종섭 | 티타늄 알루미늄 질소 합금막을 상부전극의 확산방지막으로서 이용하는 캐패시터 제조 방법 |
| US6590246B1 (en) * | 2000-02-08 | 2003-07-08 | Micron Technology, Inc. | Structures and methods for improved capacitor cells in integrated circuits |
| US6358855B1 (en) * | 2000-06-16 | 2002-03-19 | Infineon Technologies Ag | Clean method for recessed conductive barriers |
| KR20020010974A (ko) * | 2000-07-31 | 2002-02-07 | 박종섭 | 금속배선 형성 단계를 감소시킬 수 있는 강유전체 메모리소자 제조 방법 |
| US6465297B1 (en) * | 2000-10-05 | 2002-10-15 | Motorola, Inc. | Method of manufacturing a semiconductor component having a capacitor |
| KR100532409B1 (ko) * | 2001-08-14 | 2005-11-30 | 삼성전자주식회사 | 유전체막과 상부 전극 계면에서의 누설 전류 특성이개선된 반도체 소자의 커패시터 형성 방법 |
| KR100442709B1 (ko) * | 2001-09-22 | 2004-08-02 | 학교법인 국민학원 | 이종 질화물의 이중 방지막을 갖는 커패시터 및 그의 전극형성 방법 |
| KR100546304B1 (ko) * | 2002-03-29 | 2006-01-26 | 삼성전자주식회사 | 반도체 메모리 소자의 제조방법 |
| US6797620B2 (en) | 2002-04-16 | 2004-09-28 | Applied Materials, Inc. | Method and apparatus for improved electroplating fill of an aperture |
| KR100870315B1 (ko) * | 2002-07-18 | 2008-11-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| JP3835403B2 (ja) * | 2002-11-26 | 2006-10-18 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| KR100753671B1 (ko) * | 2004-12-30 | 2007-08-31 | 매그나칩 반도체 유한회사 | 반도체 소자의 형성 방법 |
| JP5154744B2 (ja) * | 2005-07-14 | 2013-02-27 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP5998537B2 (ja) * | 2012-03-12 | 2016-09-28 | 株式会社リコー | 電気−機械変換素子、液滴吐出ヘッド及び液滴吐出装置 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2559030B2 (ja) * | 1986-07-25 | 1996-11-27 | 日本電信電話株式会社 | 金属薄膜の製造方法 |
| US5005102A (en) * | 1989-06-20 | 1991-04-02 | Ramtron Corporation | Multilayer electrodes for integrated circuit capacitors |
| US5231306A (en) | 1992-01-31 | 1993-07-27 | Micron Technology, Inc. | Titanium/aluminum/nitrogen material for semiconductor devices |
| JPH07221177A (ja) * | 1994-02-04 | 1995-08-18 | Matsushita Electron Corp | 半導体装置とその製造方法 |
| JP2647005B2 (ja) * | 1994-06-27 | 1997-08-27 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5585300A (en) * | 1994-08-01 | 1996-12-17 | Texas Instruments Incorporated | Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes |
| US5622893A (en) | 1994-08-01 | 1997-04-22 | Texas Instruments Incorporated | Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| US5557126A (en) * | 1994-09-30 | 1996-09-17 | Sgs-Thomson Microelectronics, Inc. | Thin-film transistor and method for forming the same |
| JP3098923B2 (ja) * | 1994-12-28 | 2000-10-16 | 松下電子工業株式会社 | 半導体装置およびその製造方法 |
| US5573979A (en) * | 1995-02-13 | 1996-11-12 | Texas Instruments Incorporated | Sloped storage node for a 3-D dram cell structure |
| US5525542A (en) | 1995-02-24 | 1996-06-11 | Motorola, Inc. | Method for making a semiconductor device having anti-reflective coating |
| KR0147640B1 (ko) * | 1995-05-30 | 1998-08-01 | 김광호 | 반도체 장치의 커패시터 및 그 제조방법 |
| JP3417167B2 (ja) * | 1995-09-29 | 2003-06-16 | ソニー株式会社 | 半導体メモリ素子のキャパシタ構造及びその形成方法 |
| JPH09289297A (ja) * | 1996-02-22 | 1997-11-04 | Toshiba Corp | 半導体記憶装置 |
| JP3474352B2 (ja) * | 1996-03-18 | 2003-12-08 | 株式会社東芝 | 薄膜キャパシタ及び半導体装置 |
| JPH09260600A (ja) * | 1996-03-19 | 1997-10-03 | Sharp Corp | 半導体メモリ素子の製造方法 |
| JPH09260614A (ja) * | 1996-03-19 | 1997-10-03 | Fujitsu Ltd | 強誘電体薄膜を含む電子回路素子の製造方法 |
| US5930639A (en) * | 1996-04-08 | 1999-07-27 | Micron Technology, Inc. | Method for precision etching of platinum electrodes |
| JPH09280947A (ja) * | 1996-04-11 | 1997-10-31 | Matsushita Electric Ind Co Ltd | 強誘電体素子 |
| JP3388089B2 (ja) * | 1996-04-25 | 2003-03-17 | シャープ株式会社 | 不揮発性半導体メモリ素子の製造方法 |
| KR100234361B1 (ko) * | 1996-06-17 | 1999-12-15 | 윤종용 | 강유전체 캐패시터를 구비하는 반도체 메모리장치 및그제조방법 |
| JPH1022274A (ja) * | 1996-07-08 | 1998-01-23 | Fujitsu Ltd | エッチング方法及び半導体装置の製造方法 |
| JP3125982B2 (ja) * | 1996-11-29 | 2001-01-22 | 株式会社半導体エネルギー研究所 | 絶縁ゲート型電界効果半導体装置 |
| US6025205A (en) * | 1997-01-07 | 2000-02-15 | Tong Yang Cement Corporation | Apparatus and methods of forming preferred orientation-controlled platinum films using nitrogen |
| EP0862203A1 (en) * | 1997-01-31 | 1998-09-02 | Texas Instruments Incorporated | Method for fabricating a semiconductor memory capacitor |
| KR100324591B1 (ko) * | 1998-12-24 | 2002-04-17 | 박종섭 | 티타늄 알루미늄 질소 합금막을 상부전극의 확산방지막으로서 이용하는 캐패시터 제조 방법 |
-
1998
- 1998-12-24 KR KR1019980058607A patent/KR100324591B1/ko not_active IP Right Cessation
-
1999
- 1999-12-13 US US09/460,388 patent/US6171941B1/en not_active Expired - Lifetime
- 1999-12-22 JP JP36535099A patent/JP4053703B2/ja not_active Expired - Fee Related
-
2006
- 2006-11-16 JP JP2006310106A patent/JP4053070B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100324591B1 (ko) | 2002-04-17 |
| JP2000216352A (ja) | 2000-08-04 |
| JP4053703B2 (ja) | 2008-02-27 |
| KR20000042442A (ko) | 2000-07-15 |
| JP2007059946A (ja) | 2007-03-08 |
| US6171941B1 (en) | 2001-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4053070B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| KR100269306B1 (ko) | 저온처리로안정화되는금속산화막으로구성된완충막을구비하는집적회로장치및그제조방법 | |
| JP4005270B2 (ja) | 半導体装置の製造方法 | |
| KR100355948B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| KR20000029395A (ko) | 양호한 전기적 특성과 높은 신뢰성을 갖는 반도체기억장치의 제조방법 | |
| JP3024747B2 (ja) | 半導体メモリの製造方法 | |
| JP4925494B2 (ja) | 高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法 | |
| KR100692436B1 (ko) | 강유전체 커패시터를 갖는 반도체 장치 및 그 제조 방법 | |
| JP2003282737A (ja) | 半導体素子のルテニウム・ストレージ電極の形成方法 | |
| KR100458084B1 (ko) | 누설전류가 감소된 하부전극을 갖는 강유전체 커패시터 형성 방법 | |
| KR100293720B1 (ko) | 반도체 소자의 캐패시터 형성 방법 | |
| JP3921401B2 (ja) | 容量素子の製造方法 | |
| KR100333667B1 (ko) | 강유전체 메모리 소자의 캐패시터 제조 방법 | |
| KR100474589B1 (ko) | 캐패시터제조방법 | |
| KR100326255B1 (ko) | 이리듐 및 산화이리듐의 적층구조로 이루어지는 캐패시터콘택 확산방지막을 구비하는 강유전체 메모리 소자 및 그제조 방법 | |
| KR100209377B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100359785B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100321699B1 (ko) | 니오비움-탄탈륨합금접착막을이용한강유전체캐패시터형성방법 | |
| KR100349693B1 (ko) | 강유전체 캐패시터의 형성 방법 | |
| KR100326239B1 (ko) | 반도체소자의캐패시터제조방법 | |
| KR20040085805A (ko) | 반도체소자의 하부전극 형성방법 | |
| KR20040008638A (ko) | 하부전극이 절연막에 고립된 구조를 갖는 강유전체 메모리소자의 제조방법 | |
| KR20000042450A (ko) | 하부전극의 특성 저하를 방지할 수 있는 캐패시터 제조 방법 | |
| KR20050067482A (ko) | 강유전체메모리소자의 스택 캐패시터 제조 방법 | |
| KR20010004304A (ko) | 비휘발성 메모리 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070516 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070605 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070914 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071025 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131214 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |