KR100326239B1 - 반도체소자의캐패시터제조방법 - Google Patents

Abstract

본 발명은 고온 열처리 과정에서 Pt 하부전극이 박리되는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 절연막 상에 Pt 하부전극을 형성한 후 실리콘산화막을 증착하고 실리콘 산화막을 선택적으로 식각하여 Pt 하부전극 표면을 노출시킨 후, 강유전체막 및 상부전극을 형성하는데 그 특징이 있다. 이와 같이 캐패시터를 제조하여 실리콘산화막이 Pt 하부전극을 잡아주도록 함으로써 후속 고온 열공정에 의한 Pt 하부전극의 박리 현상의 발생을 방지할 수 있다.

Description

반도체 소자의 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 강유전체 캐패시터 제조 공정에서 하부전극의 박리현상을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

강유전체 기억 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하고 있는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있다. 강유전체 기억소자의 축전물질로는 SrBi₂Ta₂O₉(이하 SBT)와 Pb(Zr_xTi1-_x)O₃(이하 PZT) 박막이 주로 사용된다. 상기와 같은 강유전체가 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.

전극물질로는 내산화성이 뛰어난 플라티늄(Pt)과 전도성 산화물인 IrO₂, RuO₂또는 금속 Ir, Ru와 같은 물질이 사용되는데, 특히 이중에도 플라티늄막이 보편적으로 가장 많이 사용되고 있다. 강유전체 기억소자의 제조 공정 중 특이점중의 하나는 강유전체가 800 ℃정도의 고온 산소분위기 열처리를 수차례 거쳐야만 요구되는 특성을 나타낸다는 것이다.

따라서, 하부전극으로 플라티늄(Pt)을 적용하였을 경우 Pt 하부전극이 형성되어 있는 상태에서 고온 열처리 공정을 실시하게 되는데, 잘 알려진 바와 같이 Pt막은 그 하부의 산화막과 접착력이 취약하여 열처리 중에 발생하는 응력으로 인하여 박리되는 문제가 있다. 따라서, 이러한 박리 현상을 방지하고자 Pt 하부전극과 산화막 사이에 접착막(glue layer)으로서 티타늄막을 형성한다. 그러나, 산소분위기 고온 열처리 공정을 거치면 티타늄막 또한 티타늄산화막으로 변화하여 이 역시 박리현상을 유발한다. 단지, 실리콘산화막에 비하여 박리현상이 경감되는 경향이 있을 뿐이다. 이와 같은 박리현상은 소자의 제조 자체를 불가능하게 할뿐만 아니라, 소자 제조가 완료되더라고 신뢰도를 크게 떨어뜨릴 가능성이 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 고온 열처리 과정에서 Pt 하부전극이 박리되는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

도1 내지 도5는 본 발명의 일실시예에 따른 캐패시터 제조 공정 단면도.

* 도면의 주요 부분에 대한 도면 부호의 설명

1: 단결정 실리콘 기판 2: 제1 실리콘산화막

3: 티타늄산화막 4: Pt 하부전극

5: 제2 실리콘산화막 6: SrBi₂Ta₂O₉강유전체막

7: Pt 상부전극

상기와 같은 목적을 달성하기 위한 본 발명은 반도체기판상에 제1절연막을 형성하는 단계, 상기 제1절연막상에 접착층을 형성하는 단계, 상기 접착층을 산화시키는 단계, 상기 산화된 접착층상에 하부전극을 형성하는 단계, 상기 하부전극 및 접착층을 선택적으로 식각하는 단계, 상기 식각된 하부전극을 포함한 전면에 제2절연막을 형성하는 단계, 상기 하부전극의 가장자리 부분을 오버랩시키는 형태로 상기 하부전극의 표면을 노출시키도록 상기 제2절연막을 선택적으로 식각하는 단계, 상기 노출된 하부전극을 포함한 상기 제2절연막상에 유전막을 형성하는 단계, 및 상기 유전막상에 상부전극을 형성하고, 상기 상부전극을 선택적으로 식각하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 제공한다.

본 발명은 절연막 상에 Pt 하부전극을 형성한 후 실리콘산화막을 증착하고 실리콘 산화막을 선택적으로 식각하여 Pt 하부전극 표면을 노출시킨 후, 강유전체막 및 상부전극을 형성하는데 그 특징이 있다. 이와 같이 캐패시터를 제조하여 실리콘산화막이 Pt 하부전극을 잡아주도록 함으로써 후속 고온 열공정에 의한 Pt 하부전극의 박리 현상의 발생을 방지할 수 있다.

이하, 첨부된 도면 도1 내지 도5를 참조하여 본 발명의 일실시예에 따른 캐패시터 제조 방법을 상세히 설명한다.

먼저, 도1에 도시한 바와 같이 단결정 실리콘 기판(1) 상에 층간절연 및 평탄화를 위하여 제1 실리콘산화막(2)을 형성하고 제1 실리콘산화막(2) 상에 하부전극과 제1 실리콘산화막(2)의 접착막으로서 100 Å 내지 300 Å 두께의 티타늄막을 증착한 다음, 전기로를 사용하여 600 ℃ 내지 800 ℃의 온도의 산소분위기에서 열처리하여 티타늄막을 티타늄산화막(3)으로 개질시킨다. 이어서, 1000 Å 내지 3000 Å 두께의 Pt막을 형성하고 선택적으로 식각하여 Pt 하부전극(4)을 형성한다.

이어서, 제1 실리콘산화막(2) 및 Pt 하부전극(4) 상에 1000 Å 내지 2000 Å 두께의 제2 실리콘 산화막(5)을 형성한다. 이때, 제2 실리콘산화막(5)은 좋은 층덮힘 특성을 보일 수 있도록 열적 화학기상증착법을 사용하여 형성한다.

다음으로, 도2에 도시한 바와 같이 통상적인 포토마스크 및 건식비등방성 식각법을 이용하여 제2 실리콘산화막(5)을 선택적으로 제거함으로써 Pt 하부전극(4)의 표면을 노출시킨다. 이 때, 도면에 도시된 것처럼, 제2 실리콘산화막(5) 식각후 Pt 하부전극(4)의 표면 가장자리 및 측벽을 제외한 소정 표면만이 노출된다.

다음으로, 전체 구조 상에 졸겔(Sol-Gel)법을 이용하여 목적하는 두께의 1/2 만큼 SrBi₂Ta₂O₉막을 형성하고, 산소분위기의 급속열처리 장치에서 725 ℃ 온도로,30초간 열처리를 실시하고, 다시 한번 동일한 방법으로 나머지 1/2 두께의 SrBi₂Ta₂O₉막을 형성하고 동일한 열처리를 실시한 다음, SrBi₂Ta₂O₉막을 산소분위기의 전기로에서 800 ℃ 온도로 산소분위기에서 1시간 동안 열처리를 실시하여, 도3에 도시한 바와 같이 Pt 하부전극(4) 및 제2 실리콘산화막(5) 상에 SrBi₂Ta₂O₉강유전체막(6)을 완성한다. 이와 같이 졸겔법으로 강유전체막을 형성함으로써 전체 구조를 평탄화시킬 수 있다.

다음으로 도4에 도시한 바와 같이 SrBi₂Ta₂O₉강유전체막(6) 상에 1500 Å 내지 2000 Å 두께의 Pt막을 형성하고, Pt막을 선택적으로 식각하여 Pt 상부전극(7)을 형성한다.

다음으로, 도5에 도시한 바와 같이 열적 화학기상증착법을 사용하여 층간절연막을 위한 제3 실리콘산화막(8)을 증착한 후, 다시 포토마스크 및 건식비등방성식각법으로 제3 실리콘산화막(8)을 선택적으로 제거하여 Pt 상부전극(7)을 노출시킴으로써 금속배선을 위한 콘택홀을 형성시킨다.

이어서, 건식비등방성 식각에 의한 손상, 예를 들면 플라즈마(plasma) 등에 의하여 발생한 열화를 회복시켜주기 위하여 전기로를 사용하여 산소분위기에서 600 ℃ 내지 800 ℃ 온도로 1시간 동안 열처리를 실시한다. 이와 같은 고온 열처리 과정에서 제2 실리콘산화막(5)은 Pt 하부전극(4)이 박리되지 못하도록 고정하는 역할을 하게된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 Pt 하부전극의 측벽 및 표면 가장자리를 덮는 실리콘산화막을 형성함으로써 캐패시터 형성 후 실시되는 고온 열처리 과정에서 Pt 하부전극이 박리되는 것을 효과적으로 방지할 수 있다. 또한, 강유전체막을 패터닝(patterning) 하지 않고 상부전극을 패터닝하여 단위 캐패시터를 형성하는 방법을 사용함에 따라 제조 공정을 단순화시킬 수 있으며, 졸겔법으로 강유전체 SrBi₂Ta₂O₉막을 형성하기 때문에 강유전체막 형성 자체로 평탄화가 이루어져 캐패시터 형성 이후 발생하는 요철의 정도를 크게 경감시킬 수 있다.

Claims (4)

1. 반도체기판상에 제1절연막을 형성하는 단계;

   상기 제1절연막상에 접착층을 형성하는 단계;

   상기 접착층을 산화시키는 단계;

   상기 산화된 접착층상에 하부전극을 형성하는 단계;

   상기 하부전극 및 접착층을 선택적으로 식각하는 단계;

   상기 식각된 하부전극을 포함한 전면에 제2절연막을 형성하는 단계;

   상기 하부전극의 가장자리 부분을 오버랩시키는 형태로 상기 하부전극의 표면을 노출시키도록 상기 제2절연막을 선택적으로 식각하는 단계;

   상기 노출된 하부전극을 포함한 상기 제2절연막상에 유전막을 형성하는 단계; 및

   상기 유전막상에 상부전극을 형성하고, 상기 상부전극을 선택적으로 식각하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 하부전극을 Pt막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
3. 제 1 항에 있어서,

   상기 유전막을 졸겔(Sol-Gel)법으로 형성하여 전체 구조를 평탄화시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
4. 제 1 항에 있어서,

   상기 유전막을 형성하는 단계는,

   제1 SrBi₂Ta₂O₉막을 형성하고 산소분위기에서 급속열처리하는 단계;

   상기 제1 SrBi₂Ta₂O₉막 상에 제2 SrBi₂Ta₂O₉막을 형성하고 산소분위기에서 급속열처리는 단계; 및

   상기 제1 SrBi₂Ta₂O₉막 및 제2 SrBi₂Ta₂O₉막을 산소분위기의 전기로에서 800 ℃ 온도로 1시간 동안 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.