JP3246541B2 - 半導体装置 - Google Patents
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- G06G7/62—Analogue computers for specific processes, systems or devices, e.g. simulators for electric systems or apparatus
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- Microelectronics & Electronic Packaging (AREA)
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- General Physics & Mathematics (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、半導体により電気回路
を構成する半導体装置に関し、ポリシリコン抵抗や拡散
抵抗などの半導体抵抗の抵抗値変化による誤差を抑える
半導体装置に関するものである。
を構成する半導体装置に関し、ポリシリコン抵抗や拡散
抵抗などの半導体抵抗の抵抗値変化による誤差を抑える
半導体装置に関するものである。
【０００２】
【従来の技術】従来、半導体により構成される半導体抵
抗であるポリシリコン抵抗は、抵抗値が電界依存性など
が存在せず、高精度の電子回路に適していると言われて
いた。しかし、赤沢，岩田，「高性能Ａ−Ｄ，Ｄ−Ａ変
換ＬＳＩの現状と将来動向」，ＮＴＴ Ｒ＆Ｄ，Ｖｏ
ｌ．３９，Ｎｏ．１，１９９０，Ｐ．５５〜６４に記載
されているように、電極間電圧により抵抗値が変化する
ことが分かってきた。これは、抵抗の単位長あたりの電
圧を低減することにより影響を小さくでき、また、アッ
テネータなどの抵抗比で特性が決まる回路では影響がな
いため、大きな問題とならなかった。しかし、実測した
結果では、半導体基板からの電位差によっても抵抗値が
変化することが分かり、高精度の電気回路を実現する上
で障害となってしまう。
抗であるポリシリコン抵抗は、抵抗値が電界依存性など
が存在せず、高精度の電子回路に適していると言われて
いた。しかし、赤沢，岩田，「高性能Ａ−Ｄ，Ｄ−Ａ変
換ＬＳＩの現状と将来動向」，ＮＴＴ Ｒ＆Ｄ，Ｖｏ
ｌ．３９，Ｎｏ．１，１９９０，Ｐ．５５〜６４に記載
されているように、電極間電圧により抵抗値が変化する
ことが分かってきた。これは、抵抗の単位長あたりの電
圧を低減することにより影響を小さくでき、また、アッ
テネータなどの抵抗比で特性が決まる回路では影響がな
いため、大きな問題とならなかった。しかし、実測した
結果では、半導体基板からの電位差によっても抵抗値が
変化することが分かり、高精度の電気回路を実現する上
で障害となってしまう。
【０００３】
【発明が解決しようとする課題】本発明の目的は、半導
体抵抗の抵抗値の変化分を打ち消すことにより、高精度
の半導体装置を実現することにある。
体抵抗の抵抗値の変化分を打ち消すことにより、高精度
の半導体装置を実現することにある。
【０００４】
【課題を解決するための手段】本発明は、半導体により
電気回路を構成する半導体装置において、半導体基板と
の電位差により抵抗値の変化分が決まる少なくとも１つ
の第１の半導体抵抗と、この第１の半導体抵抗と共に抵
抗比を構成し、所望の電位上に形成され、この電位によ
り抵抗値の変化分が決まり、第１の半導体抵抗の抵抗値
の変化分をキャンセルする少なくとも１つの第２の半導
体抵抗と、を有することを特徴とするものである。
電気回路を構成する半導体装置において、半導体基板と
の電位差により抵抗値の変化分が決まる少なくとも１つ
の第１の半導体抵抗と、この第１の半導体抵抗と共に抵
抗比を構成し、所望の電位上に形成され、この電位によ
り抵抗値の変化分が決まり、第１の半導体抵抗の抵抗値
の変化分をキャンセルする少なくとも１つの第２の半導
体抵抗と、を有することを特徴とするものである。
【０００５】また、半導体により電気回路を構成する半
導体装置において、半導体基板上に絶縁膜を介して形成
する半導体抵抗と、この半導体抵抗を絶縁膜を介して覆
い、前記半導体基板と半導体抵抗との電位差による半導
体抵抗の抵抗値の変化分をキャンセルする電位差を半導
体抵抗に与える電位層と、を有することを特徴とするも
のである。
導体装置において、半導体基板上に絶縁膜を介して形成
する半導体抵抗と、この半導体抵抗を絶縁膜を介して覆
い、前記半導体基板と半導体抵抗との電位差による半導
体抵抗の抵抗値の変化分をキャンセルする電位差を半導
体抵抗に与える電位層と、を有することを特徴とするも
のである。
【０００６】
【作用】このような本発明では、第１の半導体抵抗の抵
抗値の変化分を第２の半導体抵抗の抵抗値の変化分によ
りキャンセルする。また、半導体基板と半導体抵抗との
電位差による半導体抵抗の抵抗値の変化分を、半導体抵
抗と電位層との電位差による半導体抵抗の抵抗値の変化
分によりキャンセルする。
抗値の変化分を第２の半導体抵抗の抵抗値の変化分によ
りキャンセルする。また、半導体基板と半導体抵抗との
電位差による半導体抵抗の抵抗値の変化分を、半導体抵
抗と電位層との電位差による半導体抵抗の抵抗値の変化
分によりキャンセルする。
【０００７】
【実施例】以下図面を用いて本発明を説明する。まず、
半導体装置が電流−電圧変換器として構成された例を説
明する。図１は本発明を電流−電圧変換器に用いた第１
の実施例を示した構成図である。図において、Ｒ１は第
１の半導体抵抗であるポリシリコン抵抗で、一端が接地
され、半導体基板との電位差により抵抗値の変化分が決
まる。Ｒ２は第２の半導体抵抗であるポリシリコン抵抗
で、一端がポリシリコン抵抗Ｒ１の他端に接続され、ポ
リシリコン抵抗Ｒ１と共に抵抗比を構成し、所望の電位
上に形成され、この電位により抵抗値の変化分が決ま
り、ポリシリコン抵抗Ｒ１の抵抗値の変化分をキャンセ
ルする。そして、ポリシリコン抵抗Ｒ２の他端は変換器
の出力端となる。ここで、ポリシリコン抵抗Ｒ１，Ｒ２
の抵抗値は同一である。Ｉは電流源で、一端が接地さ
れ、他端がポリシリコン抵抗Ｒ２の他端に接続する。１
はバッファで、ポリシリコン抵抗Ｒ２の他端、つまり、
出力端から入力した電圧を所望の電位としてポリシリコ
ン抵抗Ｒ２の下に絶縁膜を介して形成される分離層に与
える電圧を出力する。
半導体装置が電流−電圧変換器として構成された例を説
明する。図１は本発明を電流−電圧変換器に用いた第１
の実施例を示した構成図である。図において、Ｒ１は第
１の半導体抵抗であるポリシリコン抵抗で、一端が接地
され、半導体基板との電位差により抵抗値の変化分が決
まる。Ｒ２は第２の半導体抵抗であるポリシリコン抵抗
で、一端がポリシリコン抵抗Ｒ１の他端に接続され、ポ
リシリコン抵抗Ｒ１と共に抵抗比を構成し、所望の電位
上に形成され、この電位により抵抗値の変化分が決ま
り、ポリシリコン抵抗Ｒ１の抵抗値の変化分をキャンセ
ルする。そして、ポリシリコン抵抗Ｒ２の他端は変換器
の出力端となる。ここで、ポリシリコン抵抗Ｒ１，Ｒ２
の抵抗値は同一である。Ｉは電流源で、一端が接地さ
れ、他端がポリシリコン抵抗Ｒ２の他端に接続する。１
はバッファで、ポリシリコン抵抗Ｒ２の他端、つまり、
出力端から入力した電圧を所望の電位としてポリシリコ
ン抵抗Ｒ２の下に絶縁膜を介して形成される分離層に与
える電圧を出力する。
【０００８】次に、図１の装置のポリシリコン抵抗Ｒ
１，Ｒ２の具体的構成を図２を用いて説明する。図にお
いて、１０は半導体基板、１１は分離層で、半導体基板
１０の一部に形成する。１２は絶縁膜で、半導体基板１
０と分離層１１とを覆うように形成する。そして、ポリ
シリコン抵抗Ｒ１は絶縁膜１２を介して半導体基板１０
上に、ポリシリコン抵抗Ｒ２は絶縁膜１２を介して分離
層１１上に形成する。１３は絶縁膜で、絶縁膜１２とポ
リシリコン抵抗Ｒ１，Ｒ２とを覆うように形成する。１
４〜１７はアルミなどにより作られる配線で、絶縁膜１
３上に形成する。配線１４はポリシリコン抵抗Ｒ１を接
地する。配線１５は、ポリシリコン抵抗Ｒ１とポリシリ
コン抵抗Ｒ２とを接続する。配線１６は、ポリシリコン
抵抗Ｒ２と図１の電流源Ｉとを接続すると共に変換器の
出力端となる。配線１７は、ポリシリコン抵抗Ｒ２と図
１のバッファ１とを接続する。
１，Ｒ２の具体的構成を図２を用いて説明する。図にお
いて、１０は半導体基板、１１は分離層で、半導体基板
１０の一部に形成する。１２は絶縁膜で、半導体基板１
０と分離層１１とを覆うように形成する。そして、ポリ
シリコン抵抗Ｒ１は絶縁膜１２を介して半導体基板１０
上に、ポリシリコン抵抗Ｒ２は絶縁膜１２を介して分離
層１１上に形成する。１３は絶縁膜で、絶縁膜１２とポ
リシリコン抵抗Ｒ１，Ｒ２とを覆うように形成する。１
４〜１７はアルミなどにより作られる配線で、絶縁膜１
３上に形成する。配線１４はポリシリコン抵抗Ｒ１を接
地する。配線１５は、ポリシリコン抵抗Ｒ１とポリシリ
コン抵抗Ｒ２とを接続する。配線１６は、ポリシリコン
抵抗Ｒ２と図１の電流源Ｉとを接続すると共に変換器の
出力端となる。配線１７は、ポリシリコン抵抗Ｒ２と図
１のバッファ１とを接続する。
【０００９】このような装置の動作を以下で説明する。
まず、２つのポリシリコン抵抗Ｒ１，Ｒ２が共に半導体
基板１０上に設けられている場合、つまり、分離層１１
が形成されていない場合について説明する。それぞれポ
リシリコン抵抗Ｒ１，Ｒ２の半導体基板１０からの電位
は、平均で1/4・ＶO−ＶSUB，3/4・ＶO−ＶSUBである。
抵抗値は半導体基板１０からの電位差に比例して変化
し、その比例係数をαとすると、ポリシリコン抵抗Ｒ
１，Ｒ２の合計の抵抗値は下記ようになる。ここで、Ｖ
Oは電流−電圧変換器が出力する出力電圧、ＶSUBは半導
体基板１０の電圧、Ｒはポリシリコン抵抗Ｒ１，Ｒ２の
抵抗値である。 Ｒ{１＋α(1/4・ＶO−ＶSUB)}＋Ｒ{１＋α(3/4・ＶO−
ＶSUB)} ＝Ｒ{２＋α(ＶO−２ＶSUB)} 上記のように、出力電圧ＶOによって、抵抗値が変化
し、抵抗の精度が悪化する。
まず、２つのポリシリコン抵抗Ｒ１，Ｒ２が共に半導体
基板１０上に設けられている場合、つまり、分離層１１
が形成されていない場合について説明する。それぞれポ
リシリコン抵抗Ｒ１，Ｒ２の半導体基板１０からの電位
は、平均で1/4・ＶO−ＶSUB，3/4・ＶO−ＶSUBである。
抵抗値は半導体基板１０からの電位差に比例して変化
し、その比例係数をαとすると、ポリシリコン抵抗Ｒ
１，Ｒ２の合計の抵抗値は下記ようになる。ここで、Ｖ
Oは電流−電圧変換器が出力する出力電圧、ＶSUBは半導
体基板１０の電圧、Ｒはポリシリコン抵抗Ｒ１，Ｒ２の
抵抗値である。 Ｒ{１＋α(1/4・ＶO−ＶSUB)}＋Ｒ{１＋α(3/4・ＶO−
ＶSUB)} ＝Ｒ{２＋α(ＶO−２ＶSUB)} 上記のように、出力電圧ＶOによって、抵抗値が変化
し、抵抗の精度が悪化する。
【００１０】次に、本発明の実施例の場合、つまり、ポ
リシリコン抵抗Ｒ２を分離層１１上の抵抗として形成し
た場合を説明する。上記と相違する点は、ポリシリコン
抵抗Ｒ２の抵抗値が半導体基板１０の電圧ＶSUBにより
決まるか、分離層１１の電圧ＶEPIにより決まるかであ
る。そして、分離層１１の電圧ＶEPIはバッファ１より
供給される電圧により決まるので、出力電圧ＶOとな
り、合計の抵抗値は下記のように求まる。 Ｒ{１＋α(1/4・ＶO−ＶSUB)}＋Ｒ{１＋α(3/4・ＶO−
ＶEPI)} ＝Ｒ{１＋α(1/4・ＶO−ＶSUB)}＋Ｒ{１＋α(3/4・ＶO
−ＶO)} ＝Ｒ{１＋α(−ＶSUB)} 上記の結果より、ポリシリコン抵抗Ｒ１，Ｒ２の合計の
抵抗値は、半導体基板１０の電位により決まり、出力電
圧ＶOの影響を受けないので、抵抗値が変化することが
ない。つまり、高精度な電流−電圧変換器が実現でき
る。
リシリコン抵抗Ｒ２を分離層１１上の抵抗として形成し
た場合を説明する。上記と相違する点は、ポリシリコン
抵抗Ｒ２の抵抗値が半導体基板１０の電圧ＶSUBにより
決まるか、分離層１１の電圧ＶEPIにより決まるかであ
る。そして、分離層１１の電圧ＶEPIはバッファ１より
供給される電圧により決まるので、出力電圧ＶOとな
り、合計の抵抗値は下記のように求まる。 Ｒ{１＋α(1/4・ＶO−ＶSUB)}＋Ｒ{１＋α(3/4・ＶO−
ＶEPI)} ＝Ｒ{１＋α(1/4・ＶO−ＶSUB)}＋Ｒ{１＋α(3/4・ＶO
−ＶO)} ＝Ｒ{１＋α(−ＶSUB)} 上記の結果より、ポリシリコン抵抗Ｒ１，Ｒ２の合計の
抵抗値は、半導体基板１０の電位により決まり、出力電
圧ＶOの影響を受けないので、抵抗値が変化することが
ない。つまり、高精度な電流−電圧変換器が実現でき
る。
【００１１】次に、半導体装置が反転アンプとして構成
された例を説明する。図３は本発明を反転アンプに用い
た第２の実施例を示した構成図である。図において、Ｒ
３は第１の半導体抵抗であるポリシリコン抵抗で、一端
に入力電圧ＶIが入力され、半導体基板との電位差によ
り抵抗値の変化分が決まる。Ｒ４は第２の半導体抵抗で
あるポリシリコン抵抗で、一端がポリシリコン抵抗Ｒ３
の他端に接続され、ポリシリコン抵抗Ｒ３と共に抵抗比
を構成し、所望の電位上に形成され、この電位により抵
抗値の変化分が決まり、ポリシリコン抵抗Ｒ３の抵抗値
の変化分をキャンセルする。ここで、ポリシリコン抵抗
Ｒ３，Ｒ４の抵抗値は同一である。２はオペアンプで、
正の端子が接地され、負の端子がポリシリコン抵抗Ｒ３
の他端が接続され、出力端子がポリシリコン抵抗Ｒ４の
他端に接続される。そして、出力電圧ＶOを所望の電位
としてポリシリコン抵抗Ｒ４の下に絶縁膜を介して形成
される分離層に与える。
された例を説明する。図３は本発明を反転アンプに用い
た第２の実施例を示した構成図である。図において、Ｒ
３は第１の半導体抵抗であるポリシリコン抵抗で、一端
に入力電圧ＶIが入力され、半導体基板との電位差によ
り抵抗値の変化分が決まる。Ｒ４は第２の半導体抵抗で
あるポリシリコン抵抗で、一端がポリシリコン抵抗Ｒ３
の他端に接続され、ポリシリコン抵抗Ｒ３と共に抵抗比
を構成し、所望の電位上に形成され、この電位により抵
抗値の変化分が決まり、ポリシリコン抵抗Ｒ３の抵抗値
の変化分をキャンセルする。ここで、ポリシリコン抵抗
Ｒ３，Ｒ４の抵抗値は同一である。２はオペアンプで、
正の端子が接地され、負の端子がポリシリコン抵抗Ｒ３
の他端が接続され、出力端子がポリシリコン抵抗Ｒ４の
他端に接続される。そして、出力電圧ＶOを所望の電位
としてポリシリコン抵抗Ｒ４の下に絶縁膜を介して形成
される分離層に与える。
【００１２】上記のポリシリコン抵抗Ｒ３，Ｒ４の具体
的構成は、ポリシリコン抵抗Ｒ１，Ｒ２と同様の構成で
ある。つまり、図２において、ポリシリコン抵抗Ｒ１，
Ｒ２の代わりにポリシリコン抵抗Ｒ３，Ｒ４とし、配線
１４は接地の代わりに入力電圧ＶOを入力し、配線１５
はオペアンプ２の負の端子にも接続され、配線１６，１
７はオペアンプ２の出力端子に接続される。
的構成は、ポリシリコン抵抗Ｒ１，Ｒ２と同様の構成で
ある。つまり、図２において、ポリシリコン抵抗Ｒ１，
Ｒ２の代わりにポリシリコン抵抗Ｒ３，Ｒ４とし、配線
１４は接地の代わりに入力電圧ＶOを入力し、配線１５
はオペアンプ２の負の端子にも接続され、配線１６，１
７はオペアンプ２の出力端子に接続される。
【００１３】このような装置の動作を以下で説明する。
まず、ポリシリコン抵抗Ｒ４も半導体基板１０上に設け
られている場合、つまり、ポリシリコン抵抗Ｒ４が分離
層１１上に形成されていない場合について説明する。そ
れぞれポリシリコン抵抗Ｒ３，Ｒ４の半導体基板１０か
らの電位差は、平均で1/2・ＶI−ＶSUB，1/2・ＶO−ＶS
UBである。ポリシリコン抵抗Ｒ３，Ｒ４の抵抗値は同じ
であるので、ＶO≒−ＶI、αは十分小さい値なので、１
＋αＶI／（１／２・ＶI−ＶSUB）≒１とすると、出力
電圧ＶOは下記のようになる。 ＶO≒−ＶI・Ｒ{１＋α(−1/2・ＶI−ＶSUB)}／Ｒ{１＋
α(1/2・ＶI−ＶSUB)} ≒−ＶI(１−αＶI) 上記のように、抵抗比を利用した回路であるにもかかわ
らず、入力電圧ＶIにより抵抗比が変化して、反転アンプ
の精度が悪化する。
まず、ポリシリコン抵抗Ｒ４も半導体基板１０上に設け
られている場合、つまり、ポリシリコン抵抗Ｒ４が分離
層１１上に形成されていない場合について説明する。そ
れぞれポリシリコン抵抗Ｒ３，Ｒ４の半導体基板１０か
らの電位差は、平均で1/2・ＶI−ＶSUB，1/2・ＶO−ＶS
UBである。ポリシリコン抵抗Ｒ３，Ｒ４の抵抗値は同じ
であるので、ＶO≒−ＶI、αは十分小さい値なので、１
＋αＶI／（１／２・ＶI−ＶSUB）≒１とすると、出力
電圧ＶOは下記のようになる。 ＶO≒−ＶI・Ｒ{１＋α(−1/2・ＶI−ＶSUB)}／Ｒ{１＋
α(1/2・ＶI−ＶSUB)} ≒−ＶI(１−αＶI) 上記のように、抵抗比を利用した回路であるにもかかわ
らず、入力電圧ＶIにより抵抗比が変化して、反転アンプ
の精度が悪化する。
【００１４】次に、本発明の実施例の場合を説明する。
上記と相違する点は、図１と同様に、ポリシリコン抵抗
Ｒ４の抵抗値が半導体基板１０の電圧ＶSUBにより決ま
るか、分離層１１の電圧ＶEPIにより決まるかである。
ＶEPI＝ＶO≒−ＶIより、上記と同様に近似を行って、
出力電圧ＶOは下記のようになる。 ＶO≒−ＶI・Ｒ{１＋α(−1/2・ＶI＋ＶI)}／Ｒ{１＋α
(1/2・ＶI−ＶSUB)} ≒−ＶI(１＋αＶSUB) 上記のように、抵抗比は半導体基板１０の電圧ＶSUBに
より決まるので、入力電圧ＶIの影響を受けずに、高精
度の反転アンプを実現することができる。また、ゲイン
が−１以外のときも、オペアンプ２の出力電圧ＶOを分
圧した電圧を分離層１１に与えるか、または、帰還抵抗
を同じ抵抗値で複数個に分割あるいは抵抗値の割合で分
割し、半導体基板上に形成される第１の半導体抵抗であ
るポリシリコン抵抗と分離層上に形成される第２の半導
体抵抗であるポリシリコン抵抗とにより構成することに
より実現できる。例えば、ゲインが−２Ｎ−１（Ｎ：自
然数）のとき、分離層１１に与える電圧は、ＶO・(Ｎ＋
１)／(２Ｎ＋１)にする。または、帰還抵抗を同じ抵抗
値のポリシリコン抵抗を２Ｎ＋１個分設け、Ｎ＋１個は
分離層上に構成し、分離層に出力電圧ＶOを与え、その
他のポリシリコン抵抗は、半導体基板上に構成する。
上記と相違する点は、図１と同様に、ポリシリコン抵抗
Ｒ４の抵抗値が半導体基板１０の電圧ＶSUBにより決ま
るか、分離層１１の電圧ＶEPIにより決まるかである。
ＶEPI＝ＶO≒−ＶIより、上記と同様に近似を行って、
出力電圧ＶOは下記のようになる。 ＶO≒−ＶI・Ｒ{１＋α(−1/2・ＶI＋ＶI)}／Ｒ{１＋α
(1/2・ＶI−ＶSUB)} ≒−ＶI(１＋αＶSUB) 上記のように、抵抗比は半導体基板１０の電圧ＶSUBに
より決まるので、入力電圧ＶIの影響を受けずに、高精
度の反転アンプを実現することができる。また、ゲイン
が−１以外のときも、オペアンプ２の出力電圧ＶOを分
圧した電圧を分離層１１に与えるか、または、帰還抵抗
を同じ抵抗値で複数個に分割あるいは抵抗値の割合で分
割し、半導体基板上に形成される第１の半導体抵抗であ
るポリシリコン抵抗と分離層上に形成される第２の半導
体抵抗であるポリシリコン抵抗とにより構成することに
より実現できる。例えば、ゲインが−２Ｎ−１（Ｎ：自
然数）のとき、分離層１１に与える電圧は、ＶO・(Ｎ＋
１)／(２Ｎ＋１)にする。または、帰還抵抗を同じ抵抗
値のポリシリコン抵抗を２Ｎ＋１個分設け、Ｎ＋１個は
分離層上に構成し、分離層に出力電圧ＶOを与え、その
他のポリシリコン抵抗は、半導体基板上に構成する。
【００１５】そして、半導体装置がアッテネータとして
構成された例を説明する。図４は本発明をアッテネータ
に用いた第３の実施例を示した構成図である。図におい
て、Ｒ５はＮ＋１個の第１の半導体抵抗であるポリシリ
コン抵抗で、半導体基板との電位差により抵抗値の変化
分が決まる。そして、ポリシリコン抵抗Ｒ５の１つの一
端が接地され、他端を出力電圧Ｖｏとすると共に、その
他の抵抗が直列に接続する。Ｒ６はＮ個の第２の半導体
抵抗であるポリシリコン抵抗で、ポリシリコン抵抗Ｒ５
と共に抵抗比を構成し、入力電位Ｖｉの電位上に形成さ
れ、この電位により抵抗値の変化分が決まり、ポリシリ
コン抵抗Ｒ５の変化分をキャンセルする。そして、ポリ
シリコン抵抗Ｒ６の１つの一端に入力電圧Ｖｉが入力さ
れ、他端にその他が直列に接続する。直列に接続された
ポリシリコン抵抗Ｒ５の終端が、直列に接続されたポリ
シリコン抵抗Ｒ５の終端に接続する。ここで、ポリシリ
コン抵抗Ｒ５，Ｒ６の抵抗値は同一である。このように
構成することにより、ポリシリコン抵抗の抵抗値の変化
分をキャンセルして、高精度のアッテネータを得ること
ができる。
構成された例を説明する。図４は本発明をアッテネータ
に用いた第３の実施例を示した構成図である。図におい
て、Ｒ５はＮ＋１個の第１の半導体抵抗であるポリシリ
コン抵抗で、半導体基板との電位差により抵抗値の変化
分が決まる。そして、ポリシリコン抵抗Ｒ５の１つの一
端が接地され、他端を出力電圧Ｖｏとすると共に、その
他の抵抗が直列に接続する。Ｒ６はＮ個の第２の半導体
抵抗であるポリシリコン抵抗で、ポリシリコン抵抗Ｒ５
と共に抵抗比を構成し、入力電位Ｖｉの電位上に形成さ
れ、この電位により抵抗値の変化分が決まり、ポリシリ
コン抵抗Ｒ５の変化分をキャンセルする。そして、ポリ
シリコン抵抗Ｒ６の１つの一端に入力電圧Ｖｉが入力さ
れ、他端にその他が直列に接続する。直列に接続された
ポリシリコン抵抗Ｒ５の終端が、直列に接続されたポリ
シリコン抵抗Ｒ５の終端に接続する。ここで、ポリシリ
コン抵抗Ｒ５，Ｒ６の抵抗値は同一である。このように
構成することにより、ポリシリコン抵抗の抵抗値の変化
分をキャンセルして、高精度のアッテネータを得ること
ができる。
【００１６】さらに、第１の半導体抵抗と第２の半導体
抵抗とが直列に接続されない実施例を以下に示す。図５
は本発明を電流−電圧変換器に用いた第４の実施例を示
した構成図である。図において、Ｒ７は第２の半導体抵
抗であるポリシリコン抵抗で、一端が電圧Ｖに接続さ
れ、他端がダイオードＤと電流源Ｉ０とを介して接地さ
れ、所望の電位上に形成され、この電位により、抵抗値
の変化分が決まる。Ｔはトランジスタで、ベースにダイ
オードＤのカソードが接続され、エミッタにポリシリコ
ン抵抗Ｒ８を介して電圧Ｖが接続される。Ｒ９は第１の
半導体抵抗であるポリシリコン抵抗で、一端がトランジ
スタＴのコレクタに接続され、他端が接地され、ポリシ
リコン抵抗Ｒ７と共に抵抗比を構成し、半導体基板との
電位差により抵抗値の変化分が決まり、ポリシリコン抵
抗Ｒ７の抵抗値の変化分によりキャンセルされる。そし
て、ポリシリコン抵抗Ｒ９の一端を出力電圧Ｖｏとす
る。３はバッファで、出力電圧Ｖｏを入力し、所望の電
位としてポリシリコン抵抗Ｒ７の下に絶縁膜を介して形
成される分離層に与える電位を出力する。このように、
トランジスタＴを介して、ポリシリコン抵抗Ｒ７とポリ
シリコン抵抗Ｒ９とを接続する構成にしても、ポリシリ
コン抵抗Ｒ７とポリシリコン抵抗Ｒ９は抵抗比を構成し
ているので、ポリシリコン抵抗Ｒ９の抵抗値の変化分を
ポリシリコン抵抗Ｒ７がキャンセルする。
抵抗とが直列に接続されない実施例を以下に示す。図５
は本発明を電流−電圧変換器に用いた第４の実施例を示
した構成図である。図において、Ｒ７は第２の半導体抵
抗であるポリシリコン抵抗で、一端が電圧Ｖに接続さ
れ、他端がダイオードＤと電流源Ｉ０とを介して接地さ
れ、所望の電位上に形成され、この電位により、抵抗値
の変化分が決まる。Ｔはトランジスタで、ベースにダイ
オードＤのカソードが接続され、エミッタにポリシリコ
ン抵抗Ｒ８を介して電圧Ｖが接続される。Ｒ９は第１の
半導体抵抗であるポリシリコン抵抗で、一端がトランジ
スタＴのコレクタに接続され、他端が接地され、ポリシ
リコン抵抗Ｒ７と共に抵抗比を構成し、半導体基板との
電位差により抵抗値の変化分が決まり、ポリシリコン抵
抗Ｒ７の抵抗値の変化分によりキャンセルされる。そし
て、ポリシリコン抵抗Ｒ９の一端を出力電圧Ｖｏとす
る。３はバッファで、出力電圧Ｖｏを入力し、所望の電
位としてポリシリコン抵抗Ｒ７の下に絶縁膜を介して形
成される分離層に与える電位を出力する。このように、
トランジスタＴを介して、ポリシリコン抵抗Ｒ７とポリ
シリコン抵抗Ｒ９とを接続する構成にしても、ポリシリ
コン抵抗Ｒ７とポリシリコン抵抗Ｒ９は抵抗比を構成し
ているので、ポリシリコン抵抗Ｒ９の抵抗値の変化分を
ポリシリコン抵抗Ｒ７がキャンセルする。
【００１７】以上のように、第１の半導体抵抗の抵抗値
の変化分を第２の半導体抵抗に電位を与えて第２の半導
体抵抗の抵抗値の変化分によりキャンセルするするよう
に構成したので、高精度の抵抗を得ることができる。ま
た、第１の半導体抵抗と第２の半導体抵抗とが同一の絶
縁膜上に形成されるため、抵抗値の変化分の比例係数が
同一になるので、第２の半導体抵抗に与える電位を容易
に求めることができる。さらに、薄膜抵抗を用いなくと
も、半導体抵抗により高精度の抵抗を得ることができる
ので、半導体プロセスが安価に構成できる。
の変化分を第２の半導体抵抗に電位を与えて第２の半導
体抵抗の抵抗値の変化分によりキャンセルするするよう
に構成したので、高精度の抵抗を得ることができる。ま
た、第１の半導体抵抗と第２の半導体抵抗とが同一の絶
縁膜上に形成されるため、抵抗値の変化分の比例係数が
同一になるので、第２の半導体抵抗に与える電位を容易
に求めることができる。さらに、薄膜抵抗を用いなくと
も、半導体抵抗により高精度の抵抗を得ることができる
ので、半導体プロセスが安価に構成できる。
【００１８】また、以上のように、第１の半導体抵抗の
抵抗値の変化分を第２の半導体抵抗の抵抗値の変化分に
よりキャンセルする構成ではなく、以下の構成でもよ
い。図６は本発明の第５の実施例を示した構成図であ
る。図において、２０は半導体基板、２１は絶縁膜で、
半導体基板２０を覆うように形成する。Ｒは半導体抵抗
であるポリシリコン抵抗で、半導体基板２０上に絶縁膜
２１を介して形成する。２２は絶縁膜で、ポリシリコン
抵抗Ｒと絶縁膜２１とを覆うように形成する。２３はア
ルミなどにより作られる配線で、絶縁膜２２上に形成さ
れ、ポリシリコン抵抗Ｒと他の電気部品（図示せず）と
を接続する。２４は絶縁膜で、絶縁膜２２と配線２３と
を覆うように形成する。２５は電位層で、ポリシリコン
抵抗Ｒを絶縁膜２４を介して覆い、ポリシリコン抵抗Ｒ
の抵抗値の変化分をキャンセルする電位差をポリシリコ
ン抵抗Ｒに与える。
抵抗値の変化分を第２の半導体抵抗の抵抗値の変化分に
よりキャンセルする構成ではなく、以下の構成でもよ
い。図６は本発明の第５の実施例を示した構成図であ
る。図において、２０は半導体基板、２１は絶縁膜で、
半導体基板２０を覆うように形成する。Ｒは半導体抵抗
であるポリシリコン抵抗で、半導体基板２０上に絶縁膜
２１を介して形成する。２２は絶縁膜で、ポリシリコン
抵抗Ｒと絶縁膜２１とを覆うように形成する。２３はア
ルミなどにより作られる配線で、絶縁膜２２上に形成さ
れ、ポリシリコン抵抗Ｒと他の電気部品（図示せず）と
を接続する。２４は絶縁膜で、絶縁膜２２と配線２３と
を覆うように形成する。２５は電位層で、ポリシリコン
抵抗Ｒを絶縁膜２４を介して覆い、ポリシリコン抵抗Ｒ
の抵抗値の変化分をキャンセルする電位差をポリシリコ
ン抵抗Ｒに与える。
【００１９】このような装置の動作を以下で説明する。
前述と同様に、電気部品とポリシリコン抵抗Ｒとの関係
により、ポリシリコン抵抗Ｒと半導体基板２０との電位
差により、ポリシリコン抵抗Ｒの抵抗値が変化する。そ
の抵抗値の変化分をキャンセルする電位を電位層２５に
与える。そして、ポリシリコン抵抗Ｒと電位層２５との
電位差によるポリシリコン抵抗Ｒの抵抗値の変化分によ
り、ポリシリコン抵抗Ｒと半導体基板２０との電位差に
よるポリシリコン抵抗Ｒの抵抗値の変化分をキャンセル
する。
前述と同様に、電気部品とポリシリコン抵抗Ｒとの関係
により、ポリシリコン抵抗Ｒと半導体基板２０との電位
差により、ポリシリコン抵抗Ｒの抵抗値が変化する。そ
の抵抗値の変化分をキャンセルする電位を電位層２５に
与える。そして、ポリシリコン抵抗Ｒと電位層２５との
電位差によるポリシリコン抵抗Ｒの抵抗値の変化分によ
り、ポリシリコン抵抗Ｒと半導体基板２０との電位差に
よるポリシリコン抵抗Ｒの抵抗値の変化分をキャンセル
する。
【００２０】このように、電位層２５の電位によりポリ
シリコン抵抗Ｒと半導体基板２０との電位差により抵抗
値の変化分をキャンセルするので、高精度の抵抗を得る
ことができる。また、前述と同様に、薄膜抵抗を用いな
くとも、半導体抵抗により高精度の抵抗を得ることがで
きるので、半導体プロセスを安価に構成することができ
る。
シリコン抵抗Ｒと半導体基板２０との電位差により抵抗
値の変化分をキャンセルするので、高精度の抵抗を得る
ことができる。また、前述と同様に、薄膜抵抗を用いな
くとも、半導体抵抗により高精度の抵抗を得ることがで
きるので、半導体プロセスを安価に構成することができ
る。
【００２１】
【発明の効果】本発明によれば、以下のような効果があ
る。請求項１によれば、第１の半導体抵抗の抵抗値の変
化分を第２の半導体抵抗に電位を与えて第２の半導体抵
抗の抵抗値の変化分によりキャンセルするするように構
成したので、高精度の抵抗を得ることができる。請求項
２によれば、電位層の電位によりポリシリコン抵抗と半
導体基板との電位差により抵抗値の変化分をキャンセル
するので、高精度の抵抗を得ることができる。また、請
求項１，２によれば、薄膜抵抗を用いなくとも、半導体
抵抗により高精度の抵抗を得ることができるので、半導
体プロセスを安価に構成することができる。
る。請求項１によれば、第１の半導体抵抗の抵抗値の変
化分を第２の半導体抵抗に電位を与えて第２の半導体抵
抗の抵抗値の変化分によりキャンセルするするように構
成したので、高精度の抵抗を得ることができる。請求項
２によれば、電位層の電位によりポリシリコン抵抗と半
導体基板との電位差により抵抗値の変化分をキャンセル
するので、高精度の抵抗を得ることができる。また、請
求項１，２によれば、薄膜抵抗を用いなくとも、半導体
抵抗により高精度の抵抗を得ることができるので、半導
体プロセスを安価に構成することができる。
【図１】本発明を電流−電圧変換器に用いた第１の実施
例を示した構成図である。
例を示した構成図である。
【図２】図１の装置の抵抗の具体的構成を示した図であ
る。
る。
【図３】本発明を反転アンプに用いた第２の実施例を示
した構成図である。
した構成図である。
【図４】本発明をアッテネータに用いた第３の実施例を
示した構成図である。
示した構成図である。
【図５】本発明を電流−電圧変換器に用いた第４の実施
例を示した構成図である。
例を示した構成図である。
【図６】本発明を用いた第５の実施例を示した構成図で
ある。
ある。
Ｒ，Ｒ１〜Ｒ９ ポリシリコン抵抗 １，３ バッファ ２ オペアンプ １０，２０ 半導体基板 ２１，２４ 絶縁膜 ２５ 電位層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】 半導体により電気回路を構成する半導体
装置において、 半導体基板との電位差により抵抗値の変化分が決まる少
なくとも１つの第１の半導体抵抗と、 この第１の半導体抵抗と共に抵抗比を構成し、所望の電
位上に形成され、この電位により抵抗値の変化分が決ま
り、第１の半導体抵抗の抵抗値の変化分をキャンセルす
る少なくとも１つの第２の半導体抵抗と、を有すること
を特徴とする半導体装置。 - 【請求項２】 半導体により電気回路を構成する半導体
装置において、 半導体基板上に絶縁膜を介して形成する半導体抵抗と、 この半導体抵抗を絶縁膜を介して覆い、前記半導体基板
と半導体抵抗との電位差による半導体抵抗の抵抗値の変
化分をキャンセルする電位差を半導体抵抗に与える電位
層と、 を有することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12352994A JP3246541B2 (ja) | 1994-06-06 | 1994-06-06 | 半導体装置 |
| US08/661,133 US5600276A (en) | 1994-06-06 | 1996-06-10 | Integrated circuit comprising a resistor of stable resistive value |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12352994A JP3246541B2 (ja) | 1994-06-06 | 1994-06-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335828A JPH07335828A (ja) | 1995-12-22 |
| JP3246541B2 true JP3246541B2 (ja) | 2002-01-15 |
Family
ID=14862874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12352994A Expired - Fee Related JP3246541B2 (ja) | 1994-06-06 | 1994-06-06 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5600276A (ja) |
| JP (1) | JP3246541B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2001054270A1 (de) * | 2000-01-21 | 2001-07-26 | Infineon Technologies Ag | Verstärker- oder filterschaltung in 'switched-capacitor'-schaltungstechnik und verfahren zur verstärkung oder filterung von signalen |
| EP1556948A1 (en) * | 2002-10-18 | 2005-07-27 | Koninklijke Philips Electronics N.V. | Frequency-independent voltage divider |
| JP2010109233A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体装置 |
| JP2012109535A (ja) | 2010-10-20 | 2012-06-07 | Asahi Kasei Electronics Co Ltd | 抵抗素子及び反転バッファ回路 |
| JP5596727B2 (ja) * | 2012-03-09 | 2014-09-24 | 旭化成エレクトロニクス株式会社 | 非反転バッファ回路 |
| JP2013197487A (ja) * | 2012-03-22 | 2013-09-30 | Asahi Kasei Electronics Co Ltd | 反転バッファ回路および電子ボリューム回路 |
| JP2013207413A (ja) * | 2012-03-27 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | 反転バッファ回路 |
| CN105706223B (zh) * | 2013-11-07 | 2019-02-12 | 恩智浦美国有限公司 | 键合线布置的可调损耗 |
| CN108551343A (zh) * | 2018-04-04 | 2018-09-18 | 思瑞浦微电子科技（苏州）股份有限公司 | 应用于信号链模拟增益的校准电路及其校准方法 |
| CN113391667A (zh) * | 2020-03-12 | 2021-09-14 | 恩智浦美国有限公司 | 偏置电流发生电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4100437A (en) * | 1976-07-29 | 1978-07-11 | Intel Corporation | MOS reference voltage circuit |
| US4224539A (en) * | 1978-09-05 | 1980-09-23 | Motorola, Inc. | FET Voltage level detecting circuit |
| US4663584B1 (en) * | 1985-06-10 | 1996-05-21 | Toshiba Kk | Intermediate potential generation circuit |
| US4686451A (en) * | 1986-10-15 | 1987-08-11 | Triquint Semiconductor, Inc. | GaAs voltage reference generator |
| US4968901A (en) * | 1989-05-16 | 1990-11-06 | Burr-Brown Corporation | Integrated circuit high frequency input attenuator circuit |
| US5065132A (en) * | 1990-11-16 | 1991-11-12 | Texas Instruments Incorporated | Programmable resistor and an array of the same |
| JPH05121425A (ja) * | 1991-10-30 | 1993-05-18 | Fuji Electric Co Ltd | バイポーラ静電誘導トランジスタ |
| US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
-
1994
- 1994-06-06 JP JP12352994A patent/JP3246541B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-10 US US08/661,133 patent/US5600276A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07335828A (ja) | 1995-12-22 |
| US5600276A (en) | 1997-02-04 |
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