CN113391667A - 偏置电流发生电路 - Google Patents

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Abstract

偏置电流发生电路包括电流路径和泄漏控制电路。电流路径连接在供电电压和接地电平之间。电流路径包括晶体管和电阻。晶体管具有连接在电流路径中的电流通道。电阻具有连接在电流路径中的上端和下端，以及使电阻的反向泄漏电流流过的阱接触。泄漏控制电路连接到供电电压。泄漏控制电路包括驱动晶体管，以向电阻的阱接触提供驱动电压，和使电阻的反向泄漏电流流入泄漏控制电路。

Description

偏置电流发生电路
技术领域
本发明涉及一种用于产生偏置电流的电路。具体地，本发明涉及一种具有减小的泄漏的偏置电流发生电路。
背景技术
各种电路使用偏置电流发生电路，来从偏置电流发生电路接收偏置电流，用于调节它们所提供的信号的参数。例如，产生时钟信号的电流控制振荡器(Current ControlledOscillator，CCO)基于偏置电流发生电路提供的偏置电流而调节时钟信号的频率。
图1是偏置电流发生电路的电路图。偏置电流发生电路包括第一电流路径102和第二电流路径104。第一电流路径102和第二电流路径104并联连接在供电电压VDD和接地电平之间。第一电流路径102包括串联连接的第一晶体管106、第二晶体管108以及第三晶体管110。第二电流路径104包括串联连接的第四晶体管112、第五晶体管114、扩散电阻116、以及多晶电阻118。于此，多晶电阻是集成非有源器件，其形成为集成电路的一部分，通常包括多晶硅材料的薄膜或条带，在两个接触点的端头之间具有经定义的电阻。类似地，于此，扩散电阻是集成非有源器件，其形成为集成电路的一部分，通常包括材料薄膜或条带，在两个接触点的端头之间具有经定义的电阻，将结合图2所示进一步详细描述。此种集成非有源器件与既有分立电阻的区别在于其具有“阱接触”。与既有分立电阻不同的是，集成电阻可以在其两个端头的一个上、或其他点上、或甚至分散的区域上连接到集成电路中既存的一个电压电平上。具体地，第一晶体管106、第二晶体管108、第三晶体管110各具有在两个主端之间的电流通道、以及控制端。第一晶体管106、第二晶体管108、第三晶体管110的电流通道串联连接于第一电流路径102中。类似地，第四晶体管112、第五晶体管114各具有在两个主端之间的电流通道、以及控制端。第四晶体管112和第五晶体管114的电流通道、扩散电阻116、以及多晶电阻118串联连接在第二电流路径104中。第一晶体管106和第四晶体管112的控制端连接在一起，第二晶体管108和第五晶体管114的控制端连接在一起。镜像晶体管120连接为第四晶体管112的镜像，以提供镜像于流经第四晶体管112的电流通道的电流的镜像电流，作为偏置电流发生电路100的偏置电流。
扩散电阻116具有连接在第二电流路径104中两个电流端、和连接到供电电压VDD的阱接触。类似地，多晶电阻118具有连接在第二电流路径104中的两个电流端、以及连接到供电电压VDD的阱接触。图2示出了更具体的在制造工艺中的扩散电阻116和多晶电阻118的示例的结构图。扩散电阻116和多晶电阻118均制造在衬底202上，根据本示例，衬底202是P型掺杂的衬底。扩散电阻116布置在衬底202上的第一N阱204中，多晶电阻118布置在衬底202上的第二N阱206上。
在第一N阱204中，形成扩散区208以提供扩散电阻116。扩散区208具有高于P型衬底202的掺杂浓度，因而可称为P+掺杂区208。扩散区208在其横向端头处提供扩散电阻116的电流端。具有高于第一N阱204的掺杂浓度的N型掺杂区210形成于扩散区208旁。N+掺杂区210提供扩散电阻116的阱接触。置于第二N阱206之上的多晶硅层212在其横向端头处提供多晶电阻118的电流端。具有高于第二N阱206的掺杂浓度的N型掺杂区214形成在第二N阱206的边缘部分。N+掺杂区214提供多晶电阻118的阱接触。
如图2所示的，在P+扩散区208和第一N阱204的界面形成第一结二极管D1，在P型衬底202和第一N阱204的界面形成第二结二极管D2。对于第一结二极管D1，其等效阳极位于P+扩散区208中，等效阴极位于第一N阱204中。对于第二结二极管D2，其等效阳极位于P型衬底202中，等效阴极位于第一N阱204中。然而，在工作时，由于扩散电阻116的阱接触、即N+掺杂区210耦接到供电电压VDD，第一和第二结二极管D1、D2的等效阴极被置于高电压电平，导致第一和第二结二极管D1、D2被反向偏置。如所知的，此等反向偏置的二极管，特别地在高温条件下时，具有显著的高泄漏电流Ileak1和Ileak2。由于作为扩散电阻116的扩散区208被耦接在第二电流路径104中，第一结二极管D1的反向泄漏电流Ileak1、即流入扩散区208的电流也流入第二电流路径104中，从而改变流经第四晶体管112的电流通道的电流。故此，镜像于第四晶体管112的电流的偏置电流发生电路100的偏置电流将偏离其所需的值，降低偏置电流发生电路100的精度，尤其是在超低功率应用中时。
图3示出了另一连接的扩散电阻116的剖面示意图。在图3中，N+掺杂区210连接到第二电流路径104中，连接到扩散电阻116的上端。扩散电阻116的阱接触从而不连接到供电电压VDD，第一结二极管D1和第二结二极管D2的反向泄漏电流均得以降低。然而，N+掺杂区210与P+扩散区208的横向左侧端头相连接，从而扩散电阻116的阱接触连接到第二电流路径104。故此，流经扩散电阻116的阱接触的第一结二极管D1和第二结二极管D2的反向泄漏电流均会影响第二电流路径104，使第四晶体管112的电流通道的电流产生偏离，进一步地使偏置电流发生电路100产生的偏置电流产生偏差。因此，仍然需要将反向泄漏电流与第二电流路径104分离开来。
发明内容
本发明内容被提供以介绍以下具体实施方式部分详述的概念中经选择的简化部分。本发明内容并不意欲确定权利要求中内容的关键或必要特征，亦不意欲使其限制权利要求的范围。
根据一种实施方式，一种偏置电流发生电路包括：
在供电电压端和接地电平之间的第一电流路径，包括第一晶体管、第二晶体管和第三晶体管的各主端的串联连接；
在供电电压端和接地电平之间的第二电流路径，包括第四晶体管和第五晶体管的各主端、以及扩散电阻的串联连接；
其中扩散电阻具有连接到第五晶体管的上端、连接到第二电流路径中的下端、以及阱接触，扩散电阻具有响应于阱接触上的电压高于上端上的电压的反向泄漏电路；
泄漏控制电路，包括串联连接的第六晶体管和第七晶体管；其中第六晶体管连接到供电电压，第七晶体管具有连接到扩散电阻的阱接触的源极，来：
向第二电流路径的扩散电阻的阱接触施加驱动电压；以及
使扩散电阻的反向泄漏电流通过扩散电阻的阱接触而流入泄漏控制电路。
在一个或多个实施方式中，扩散电阻布置在P型衬底上的N阱中，以及包括：
N阱中的P型扩散区，以提供扩散电阻的上端和下端；以及
扩散区旁的N+掺杂区，以提供阱接触来接收驱动电压；
其中扩散电阻的反向泄漏电流流经P型扩散区和N阱的界面处的PN结。
在一个或多个实施方式中，泄漏控制电路的第六晶体管是连接为二极管的PMOS晶体管，具有连接到供电电压的源极、连接到第七晶体管的漏极、以及连接到第六晶体管的漏极的栅极。
在一个或多个实施方式中，泄漏控制电路的第七晶体管是NMOS晶体管，具有连接到第六晶体管的漏极、以及连接到第二电流路径的扩散电阻的上端的栅极。
在一个或多个实施方式中，第七晶体管是本征NMOS晶体管，具有负的栅-源电压，以使提供在第七晶体管的源极的驱动电压高于扩散电阻的上端的电压。
在一个或多个实施方式中：
第二电流路径的第五晶体管是NMOS晶体管，具有连接到第四晶体管的漏极、连接到扩散电阻的上端的源极；
泄漏控制电路的第七晶体管是NMOS晶体管，具有连接到第六晶体管的漏极、连接到第五晶体管的栅极的栅极。
在一个或多个实施方式中，第七晶体管的栅-源压降低于第五晶体管的栅-源压降，以使提供在第七晶体管的源极上的驱动电压高于扩散电阻的上端的电压。
在一个或多个实施方式中，泄漏控制电路进一步包括连接在第七晶体管的源极和接地电平之间的第八晶体管，第八晶体管连接为二极管，来为第七晶体管提供负载。
在一个或多个实施方式中，偏置电流发生电路进一步包括镜像晶体管，连接为第四晶体管的镜像，以产生镜像于第四晶体管的电流的镜像电流，作为提供为偏置电流发生电路的输出的偏置电流。
根据一种实施方式，一种偏置电流发生电路包括：
连接在供电电压和接地电平之间的电流路径，电流路径包括晶体管和电阻，晶体管具有连接在电流路径中的电流通道，电阻具有连接在电流路径中的上端和下端、以及配置为使电阻的反向泄漏电流流过的阱接触；以及
连接到供电电压的泄漏控制电路，其中泄漏控制电路包括驱动晶体管，配置为向电阻的阱接触提供驱动电压，以及使电阻的反向泄漏电流流入泄漏控制电路。
在一个或多个实施方式中，电流路径的电阻是扩散电阻，包括：
在横向的端上提供电阻的上端和下端的扩散区；以及
在扩散区旁的掺杂区，提供电阻的阱接触。
在一个或多个实施方式中，扩散区和掺杂区布置在阱中，扩散区和阱具有相反的掺杂物类型，以响应于施加到阱的驱动电压高于扩散区的电压而在阱和扩散区的界面处产生反向泄漏电流。
在一个或多个实施方式中，驱动晶体管是本征NMOS晶体管，具有连接到电流路径的电阻的上端的栅极、连接到供电电压的漏极、以及连接到电阻的阱接触的源极。
在一个或多个实施方式中，本征NMOS晶体管具有负的栅-源电压，以使电阻的阱接触的驱动电压高于电阻的上端的电压。
在一个或多个实施方式中，晶体管的电流通道的电流由镜像晶体管所镜像而产生镜像电流，以被提供作为偏置电流发生电路的偏置电流。
在一个或多个实施方式中，晶体管为PMOS晶体管，具有连接到供电电压的源极、连接在电流路径中的漏极、以及连接到漏极的栅极。
在一个或多个实施方式中：
晶体管是PMOS晶体管，具有连接在电流路径中的源极和漏极；
电流路径进一步包括NMOS晶体管，具有连接到PMOS晶体管的的漏极的漏极、连接到电阻的上端的源极；以及
驱动晶体管具有连接到电流路径的NMOS晶体管的栅极的栅极、连接到供电电压的漏极、以及连接到电阻的阱接触的源极。
在一个或多个实施方式中，驱动晶体管是NMOS晶体管，具有低于电流路径的NMOS晶体管的栅-源压降的栅-源压降，以使驱动晶体管的源极上的驱动电压高于电流路径的NMOS晶体管源极的电压。
在一个或多个实施方式中，泄漏控制电路进一步包括连接为二极管的晶体管，连接在供电电压和驱动晶体管之间。
在一个或多个实施方式中，泄漏控制电路进一步包括连接在驱动晶体管和接地电平之间的连接为二极管的晶体管。
附图说明
为使本发明前述内容可以更具体的方式得以理解，本发明的进一步详细的描述可以参考实施方式而得到，其中部分由所附的图例而展示。所附图例仅展示本发明的典型实施方式，且因本发明可以具有其他相同地有效实施方式，所附图例不应理解为限制本发明的范围。附图是为便于理解而非测量本发明而绘制。对于本领域的技术人员而言，在阅读了本描述并结合所附图例，所要求的发明主题的益处将易于理解。在附图中，相似的标记数字被用来指示相似的元件，以及：
图1是偏置电流发生电路的电路示意图；
图2是图1中的扩散电阻和多晶电阻的结构示意图；
图3是图1中的扩散电阻和多晶电阻在另一种连接中的结构示意图；
图4是根据一种实施方式的偏置电流发生电路的电路示意图；
图5是图4中的扩散电阻和多晶电阻的结构的示意的剖面视图；
图6是根据另一种实施方式的偏置电流发生电路的电路示意图；以及
图7是图6中的扩散电阻和多晶电阻的结构的示意的剖面视图。
具体实施方式
图4示出根据一种实施方式的偏置电流发生电路的电路示意图。与图1中的偏置电流发生电路类似地，图4的实施方式中的偏置电流发生电路400包括第一电流路径402和第二电流路径404。第一电流路径402和第二电流路径404并联连接在供电电压VDD和接地电平之间。第一电流路径402包括串联连接的第一晶体管406、第二晶体管408、以及第三晶体管410。第二电流路径404包括串联连接的第四晶体管412、第五晶体管414、扩散电阻416、以及多晶电阻418。
在所示的实施方式中，第一晶体管406是PMOS晶体管，第二晶体管408和第三晶体管410是NMOS晶体管。第一晶体管406的源极连接到供电电压VDD，第一晶体管406的漏极连接到第二晶体管408的漏极。第二晶体管408的源极连接到第三晶体管410的漏极。第三晶体管410的源极连接到接地电平。第一晶体管406的栅极或控制端连接到第四晶体管412的栅极或控制端。第二晶体管408的栅极或控制端与其漏极相连，以及第二晶体管408的栅极或控制端与第五晶体管414的栅极或控制端相连。第三晶体管410的栅极或控制端与其漏极相连。
在第二电流路径404中，第四晶体管412是PMOS晶体管，第五晶体管414是NMOS晶体管。第四晶体管412的源极连接到供电电压VDD，第四晶体管412的漏极连接到第五晶体管414的漏极。第五晶体管414的源极连接到扩散电阻416。第四晶体管412的栅极或控制端与其漏极相连。
扩散电阻416和多晶电阻418各具有上端、下端、以及阱接触。扩散电阻416的上端连接到第五晶体管414的源极。扩散电阻416的下端连接到多晶电阻418的上端。多晶电阻418的下端连接到接地电平。多晶电阻418的阱接触连接为接收供电电压VDD。偏置电流发生电路400工作时，第二电流路径404的电流、即第四晶体管412的电流通道的电流被用来利用连接为第四晶体管412的镜像的镜像晶体管420而产生偏置电流。扩散电阻416和多晶电阻418调节第二电流路径404的温度系数，以及从而调节偏置电流发生电路400产生的偏置电流。
在图4的实施方式中，偏置电流发生电路400进一步包括连接在供电电压VDD和扩散电阻416的阱接触之间的泄漏控制电路422。泄漏控制电路422包括串联连接的第六晶体管424和第七晶体管426。在本实施方式中，第六晶体管424是PMOS晶体管，第七晶体管426是NMOS晶体管。PMOS晶体管424的源极连接到供电电压VDD，PMOS晶体管424的漏极连接到NMOS晶体管426的漏极。PMOS晶体管424的栅极或控制端与其漏极相连接。PMOS晶体管424从而连接为二极管。连接为二极管的PMOS晶体管424连接在供电电压VDD和NMOS晶体管426之间，以保护NMOS晶体管426免受静电放电ESD风险。PMOS晶体管424从而可称为保护晶体管。NMOS晶体管426的源极连接到扩散电阻416的阱接触，NMOS晶体管426的栅极或控制端连接到第五晶体管414的源极、以及扩散电阻416的上端。NMOS晶体管426的源极向扩散电阻416提供驱动电压，在扩散电阻416的阱接触上，从而第七NMOS晶体管426可称为驱动晶体管。
图5示出扩散电阻416和多晶电阻418的结构的剖面视图。与图2中所示的类似，扩散电阻416和多晶电阻418布置在衬底502上。根据本实施方式，衬底502是P型掺杂衬底。扩散电阻416布置在P型衬底502上的第一N阱504中，多晶电阻418布置在P型衬底502上的第二N阱506之上。在第一N阱504中形成扩散区508，以提供扩散电阻416。在第二N阱506上形成多晶层512，以提供多晶电阻418。在本实施方式中，扩散区508和多晶层512均为P+掺杂，但未硅化。故此，扩散电阻416和多晶电阻418具有相对较高的方块电阻(扩散电阻416的典型方块电阻为大约226.6欧姆/sq，多晶电阻418的典型方块电阻为大约601.0欧姆/sq)。P+掺杂的扩散区508具有正温度系数(temperaturecoefficient，TC)，而P+掺杂的多晶层512具有负TC。
扩散区508具有高于P型衬底502的掺杂浓度，故此可称为P+扩散区508。N型掺杂区510布置在扩散区508旁。在本实施方式中，N型掺杂区510具有高于第一N阱504的掺杂浓度，故此可称为N+掺杂区510。N+掺杂区510用来向第一N阱504施加相对较高的电压，从而P+扩散区508与第一N阱504之间的PN结被反向偏置，避免了该PN结正向导通，防止了从P+扩散区508泄漏电流。
在本实施方式中，N+掺杂区510连接到泄漏控制电路422的NMOS晶体管426的源极。根据本实施方式，NMOS晶体管426为本征器件，其在典型的工艺和室温条件下具有负的栅-源阈值电压Vth。参考图4，在运行时，连接到扩散电阻416的阱接触的NMOS晶体管426的源极提供略高于其栅极或控制端的电压，而其栅极或控制端连接到扩散电阻416的上端。在图5中，N+掺杂区510的电压V_lnw只比P+扩散区508的电压Vs2略高，例如数十毫伏(millivolt，mV)，故此在P+扩散区508和第一N阱504的界面上的第一结二极管D1的反向泄漏电流Ileak1几可忽略。进一步地，反向泄漏电流Ileak1主要流经泄漏控制电路422、即连接为二极管的PMOS晶体管424和本征NMOS晶体管426，而不影响第二电流路径404。镜像二极管420产生的偏置电流相对于温度和泄漏电流的稳定性和鲁棒性从而得以提升。
图6是根据另一实施方式的偏置电流发生电路600的电路示意图。该偏置电流发生电路600与图4的偏置电流发生电路400类似，包括第一电流路径602和第二电流路径604。然而，在该实施方式中，扩散电阻616的上端和阱接触之间的电压差是由不同的泄漏控制电路622驱动的。第一电流路径602包括串联连接在供电电压VDD和接地电平之间的第一PMOS晶体管606、第二NMOS晶体管608、和第三NMOS晶体管610。第二电流路径604包括串联连接在供电电压VDD和接地电平之间的第四PMOS晶体管612、第五NMOS晶体管614、扩散电阻616、和多晶电阻618。偏置电流发生电路600包括镜像PMOS晶体管620，其连接为第四PMOS晶体管612的镜像，以产生镜像电流，作为偏置电流发生电路600所提供的偏置电流。
偏置电流发生电路600包括连接在供电电压VDD和接地电平之间的泄漏控制电路622。泄漏控制电路622包括串联连接的第六晶体管624、第七晶体管626、以及第八晶体管628。在本实施方式中，第六晶体管624是连接为二极管以保护第七晶体管626免受ESD风险的的PMOS晶体管，第八晶体管628是连接为二极管以向第七晶体管626提供负载并稳定第七晶体管626的输出电压的NMOS晶体管。第六晶体管626从而可以称为保护晶体管，第八晶体管可以称为负载晶体管。第七晶体管626是NMOS晶体管，具有连接到第六PMOS晶体管624的漏极、连接到第二晶体管608和第五晶体管614的栅极或控制端的栅极或控制端、以及连接到第八NMOS晶体管628的源极。第七NMOS晶体管626的源极通过向扩散电阻616的阱接触施加驱动电压而向扩散电阻616提供驱动电压，从而第七NMOS晶体管626可称为驱动晶体管。
图7是图6中的扩散电阻和多晶电阻的剖面视图的结构示意图。扩散电阻616和多晶电阻618均布置在P型衬底702上，分别在第一N阱704中和第二N阱706上。两个电阻均具有与图5中的电阻类似的配置，在此不予详细描述。N+掺杂区710连接到第七NMOS晶体管626的源极。扩散区708的横向左侧端，亦即扩散电阻616的上端，连接到第五晶体管614的源极。
参考图6所示，第七NMOS晶体管626的源极向扩散电阻616的阱接触施加驱动电压V_lnw。由于第五NMOS晶体管614和第七NMOS晶体管626的栅极或控制端连接在一起，第五NMOS晶体管614和第七NMOS晶体管626的源极电压分别取决于第五NMOS晶体管614和第七晶体管NMOS晶体管626的栅-源压降。栅-源压降越大，源极电压越低。由于晶体管的栅-源压降与流经晶体管的电流之间正相关，扩散电阻616的阱接触上的电压V_lnw略高于扩散电阻616的上端的电压Vs2，这是因为主要包括第一结二极管D1的反向泄漏电流Ileak1和第八晶体管628的电流的泄漏控制电路622的电流I_leak低于第二电流路径604的电流I_bias。在一个示例中，在140℃的温度下，第二电流路径604的电流I_bias是泄漏控制电路622的电流I_leak的1.36倍，从而提供到扩散电阻616的阱接触作为驱动电压的第七NMOS晶体管626的源极电压V_lnw比第五晶体管614的源极电压Vs2高16.4mV。
在图7的实施方式中，第一结二极管D1的反向泄漏电流流经连接在泄漏控制电路622中的N+掺杂区710，几乎不影响第二电流路径604。如前所述的，扩散电阻616的阱接触上的电压仅比其上端的电压高约数十毫伏，在第一结二极管D1中，反向偏置电压足够低，以致于产生几可忽略的反向泄漏电流，进一步地减小了偏置电流与其期望值的偏差。
偏置电流发生电路的实施方式包括第二电流路径，第二电流路径包括第四晶体管。第四晶体管的电流被电流镜像晶体管使用来产生偏置电流。第二电流路径进一步包括与第四晶体管串联连接的扩散电阻和多晶电阻。扩散电阻具有经过第五晶体管而连接到第四晶体管的上端，连接到多晶电阻的下端，以及阱接触。偏置电流发生电路进一步地包括泄漏控制电路，其向扩散电阻的阱接触提供控制电压。扩散电阻的反向泄漏电流流经泄漏控制电路。控制电压高于扩散电阻的上端上的电压。在可选的实施方式中，可以通过将多晶电阻连接在扩散电阻和第五晶体管之间而将多晶电阻和扩散电阻互换。
在此参考了特定的所示的例子对于各种示例的实施方式进行了描述。所述示例的例子被选择为辅助本领域的技术人员来形成对于各实施方式的清晰理解并得实施。然而，可以构建为包括一个或多个实施方式的系统、结构和器件的范围，以及根据一个或多个实施方式实施的方法的范围，并不为所展示的示例性例子所限制。相反地，所属技术领域的技术人员基于本说明书可以理解：可以根据各实施方式来实施出很多其他的配置、结构和方法。
应当理解的是，就于本发明在前描述中所使用的各种位置指示来说，例如顶、底、上、下，彼等指示仅是参考了相应的附图而给出，并且当器件的朝向在制造或工作中发生变化时，可以代替地具有其他位置关系。如上所述，那些位置关系只是为清楚起见而描述，并非限制。
本说明的前述描述是参考特定的实施方式和特定的附图，但本发明不应当限制于此，而应当由权利要求书所给出。所描述的各附图都是示例性的而非限制性的。在附图中，为示例的目的，各元件的尺寸可能被放大，且可能没有绘制为特定的比例尺。本说明也应当包括各元件、工作方式在容限和属性上的不连续的变换。还应当包括本发明的各种弱化实施。
本说明及权利要求书中所使用的词汇“包括”并不排除其他元件或步骤。除非特别指出，在使用单数形式如“一”、“一个”指代确定或不确定的元件时，应当包括该元件的复数。从而，词汇“包括”不应当被理解为限于在其后所列出的条目，不应当理解为不包括其他元件或步骤；描述“器件包括项目A和B”的范围不应当限制为只包括元件A和B的器件。该描述表示，就于本说明而言，只有器件的元件A和B是相关的。尽管耦合通常包括电感性的连接、连接通常意为通过例如电线的连接，然而此处所述“连接”、“耦接”、“耦合”均表示在相耦接或相连接的元件之间存在电学的联系，且不意味着其间没有中间元件。在描述晶体管及其连接时，词语栅、漏、和源与栅极、漏极、源极以及栅极端、漏极端、源极端是可互换的。
对于所属领域的技术人员而言，在不背离本发明的权利要求的范畴内可以作出多种具体变化。

Claims (10)

1.一种偏置电流发生电路，其特征在于，包括：
在供电电压端和接地电平之间的第一电流路径，包括第一晶体管、第二晶体管和第三晶体管的各主端的串联连接；
在供电电压端和接地电平之间的第二电流路径，包括第四晶体管和第五晶体管的各主端、以及扩散电阻的串联连接；
其中扩散电阻具有连接到第五晶体管的上端、连接到第二电流路径中的下端、以及阱接触，扩散电阻具有响应于阱接触上的电压高于上端上的电压的反向泄漏电流；
泄漏控制电路，包括串联连接的第六晶体管和第七晶体管；其中第六晶体管连接到供电电压，第七晶体管具有连接到扩散电阻的阱接触的源极，来：
向第二电流路径的扩散电阻的阱接触施加驱动电压；以及
使扩散电阻的反向泄漏电流通过扩散电阻的阱接触而流入泄漏控制电路。
2.根据权利要求1所述的偏置电流发生电路，其特征在于，扩散电阻布置在P型衬底上的N阱中，以及包括：
N阱中的P型扩散区，以提供扩散电阻的上端和下端；以及
扩散区旁的N+掺杂区，以提供阱接触来接收驱动电压；
其中扩散电阻的反向泄漏电流流经P型扩散区和N阱的界面处的PN结。
3.根据权利要求1所述的偏置电流发生电路，其特征在于：泄漏控制电路的第七晶体管是NMOS晶体管，具有连接到第六晶体管的漏极、以及连接到第二电流路径的扩散电阻的上端的栅极。
4.根据权利要求3所述的偏置电流发生电路，其特征在于：第七晶体管是本征NMOS晶体管，具有负的栅-源电压，以使提供在第七晶体管的源极的驱动电压高于扩散电阻的上端的电压。
5.根据权利要求1所述的偏置电流发生电路，其特征在于：
第二电流路径的第五晶体管是NMOS晶体管，具有连接到第四晶体管的漏极、连接到扩散电阻的上端的源极；
泄漏控制电路的第七晶体管是NMOS晶体管，具有连接到第六晶体管的漏极、连接到第五晶体管的栅极的栅极。
6.一种偏置电流发生电路，其特征在于，包括：
连接在供电电压和接地电平之间的电流路径，电流路径包括晶体管和电阻，晶体管具有连接在电流路径中的电流通道，电阻具有连接在电流路径中的上端和下端、以及配置为使电阻的反向泄漏电流流过的阱接触；以及
连接到供电电压的泄漏控制电路，其中泄漏控制电路包括驱动晶体管，配置为向电阻的阱接触提供驱动电压，以及使电阻的反向泄漏电流流入泄漏控制电路。
7.根据权利要求6所述的偏置电流发生电路，其特征在于，电流路径的电阻是扩散电阻，包括：
在横向的端上提供电阻的上端和下端的扩散区；以及
在扩散区旁的掺杂区，提供电阻的阱接触。
8.根据权利要求7所述的偏置电流发生电路，其特征在于：扩散区和掺杂区布置在阱中，扩散区和阱具有相反的掺杂物类型，以响应于施加到阱的驱动电压高于扩散区的电压而在阱和扩散区的界面处产生反向泄漏电流。
9.根据权利要求6所述的偏置电流发生电路，其特征在于：驱动晶体管是本征NMOS晶体管，具有连接到电流路径的电阻的上端的栅极、连接到供电电压的漏极、以及连接到电阻的阱接触的源极。
10.根据权利要求6所述偏置电流发生电路，其特征在于：
晶体管是PMOS晶体管，具有连接在电流路径中的源极和漏极；
电流路径进一步包括NMOS晶体管，具有连接到PMOS晶体管的的漏极的漏极、连接到电阻的上端的源极；以及
驱动晶体管具有连接到电流路径的NMOS晶体管的栅极的栅极、连接到供电电压的漏极、以及连接到电阻的阱接触的源极。
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