JP2007074022A - 電圧発生回路及び半導体集積回路装置 - Google Patents

Abstract

【課題】 拡散抵抗素子を用いた電圧発生回路における電源電圧依存性を低減する。
【解決手段】 第１電流が流れる第１トランジスタ（Ｑ１）と、第１トランジスタのエミッタ電流よりも大きな電流密度とされる第２電流が流れる第２トランジスタ（Ｑ）と、それらを結合する第１抵抗素子（Ｒ３）と、上記第２トランジスタをグランドに結合する第２抵抗素子（Ｒ４）とを設ける。上記第１トランジスタ及び上記第２トランジスタのコレクタ電圧との差分に応じた基準電圧を形成するとともに、それを上記第１トランジスタと第２トランジスタのベースに帰還する差動増幅回路（２００）を設ける。上記第１抵抗素子及び上記第２抵抗素子を拡散抵抗素子とし、上記基準電圧に呼応して上記第１抵抗素子及び上記第２抵抗素子の基板電圧を調整可能な基板電圧制御回路（３００）を設ける。上記拡散抵抗素子の基板電圧を基準電圧に応じて制御することで抵抗値変調効果を抑制する。
【選択図】 図１

Description

本発明は、電圧発生回路技術に関し、特にシリコンバンドギャップを利用した基準電圧発生回路及びそれを内蔵する半導体集積回路装置に適用して有効な技術に関するものである。

ｐｎｐバイポーラトランジスタのバンドギャップを元にした基準電圧発生部を持つ電圧発生回路が知られている（例えば非特許文献１参照）。また、また、ｎｐｎバイポーラトランジスタのバンドギャップを元にした基準電圧発生部を持つ電圧発生回路が知られている（例えば非特許文献２及び特許文献１参照）。

非特許文献１の回路においては、増幅、帰還を行うオペアンプのオフセットばらつきの影響が大きく、これを補正するトリミング回路が必要となって、特に半導体集積回路装置に搭載する場合に使い勝手の悪いものとなる。また、非特許文献２の回路においては、使用するトランジスタがバイポーラトランジスタのプロセスが形成されるものであり、しかも正及び負の２電源で動作するものであり、ＣＭＯＳプロセスで形成される半導体集積回路装置に搭載する場合には不向きなものとなる。

Journal of solid-state circuit, vol. SC-8, No. 6, 1973, pp. 222-226. Journal of solid-state circuit, vol. SC-9, No. 12, 1974, pp. 388-393. 米国特許第3887863号明細書

本願出願人は、先に、第１電流がエミッタに流れるようにされた第１トランジスタと、上記第１トランジスタよりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタとのベース，エミッタ間の電圧差を第１抵抗素子に流して定電流を形成し、それと直列にして第２抵抗素子を回路の接地電位側に設け、上記第１トランジスタと第２トランジスタのコレクタと電源電圧との間に第３抵抗素子と第４抵抗素子とを設け、上記第１と第２トランジスタの両コレクタ電圧とＣＭＯＳ構成の差動増幅回路に供給して、出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給することにより、ＣＭＯＳ差動増幅回路のオフセットの影響を受けにくい回路を提案している（特願平2003-426796、PCT／JP2004／17910）。この回路は、バイポーラトランジスタのバンドギャップを利用するものであるが、そのような回路において、基準電圧発生回路のチップ占有面積の低減を図るため、電圧発生回路内の抵抗素子を拡散層による抵抗素子とすることが考えられる。それについて本願発明者が検討したところ、拡散層による抵抗素子は、電源電圧の変動に呼応して、基板バイアス効果による抵抗値変調を生じ、そのために基準電圧値に変動を生じることが見いだされた。

本発明の目的は、拡散層による抵抗素子を用いた電圧発生回路における電源電圧依存性を低減するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、エミッタに第１電流が流れるようにされた第１トランジスタと、上記第１トランジスタのエミッタの電流密度よりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタと、上記第１トランジスタのエミッタと第２トランジスタのエミッタとを結合する第１抵抗素子と、上記第２トランジスタのエミッタを回路のグランドに結合する第２抵抗素子と、上記第１トランジスタのコレクタ電圧と上記第２トランジスタのコレクタ電圧との差分に応じた基準電圧を形成するとともに、かかる基準電圧を上記第１トランジスタと第２トランジスタのベースに共通に帰還するための差動増幅回路と、を含んで電圧発生回路が構成されるとき、上記第１抵抗素子及び上記第２抵抗素子を拡散層による抵抗素子とし、上記基準電圧に呼応して上記第１抵抗素子及び上記第２抵抗素子のそれぞれ基板電圧を調整可能な基板電圧制御回路を設ける。

また、エミッタに第１電流が流れるようにされた第１トランジスタと、上記第１トランジスタのエミッタの電流密度よりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタと、上記第１トランジスタのエミッタと第２トランジスタのエミッタとを結合する第１抵抗素子と、上記第２トランジスタのエミッタを回路のグランドに結合する第２抵抗素子と、上記第１トランジスタのコレクタに結合された第３トランジスタ、及び上記第２トランジスタのコレクタに結合された第４トランジスタが結合されて成るカレントミラー回路と、上記カレントミラー回路に流れる電流に基づいて基準電圧を形成するとともに、かかる基準電圧を上記第１トランジスタと第２トランジスタのベースに共通に帰還するための第５トランジスタとを含んで電圧発生回路が構成されるとき、上記第１抵抗素子及び上記第２抵抗素子を拡散層による抵抗素子とし、上記基準電圧に呼応して上記第１抵抗素子及び上記第２抵抗素子のそれぞれ基板電圧を調整可能な基板電圧制御回路を設ける。

上記の手段によれば、バンドギャップ電圧を得るための拡散層による抵抗素子の基板電圧を基準電圧に応じて制御することにより、電源電圧の変化によって生ずる抵抗値変調効果を抑制することができ、このことが、基準電圧の電源電圧依存性の低減を達成する。

このとき、上記基板電圧制御回路は、第１論理状態と、それとは異なる第２論理状態とを有するフリップフロップ回路と、上記基準電圧に呼応して上記フリップフロップ回路の論理状態を変更するための第６トランジスタと、を含み、上記第１抵抗素子及び上記第２抵抗素子の基板電圧は、上記フリップフロップ回路の出力電圧によって同時に調整されるように構成することができる。

また、上記フリップフロップ回路は、第７トランジスタと、上記第７トランジスタに結合された第８トランジスタと、上記第７トランジスタのドレイン電極に結合された第１ダイオードと、上記第１ダイオードを電源に結合するための第３抵抗素子と、上記第８トランジスタのドレイン電極に結合された第２ダイオードと、上記第２ダイオードを電源に結合するための第４抵抗素子とを設け、上記第７トランジスタのドレイン電極と上記第８トランジスタのゲート電極とを結合し、上記第７トランジスタのゲート電極と上記第８トランジスタのドレイン電極とを結合することによって容易に形成することができる。

上記第２ダイオードと上記第４抵抗素子との直列接続ノードから、上記第１抵抗素子及び上記第２抵抗素子のそれぞれ基板電圧を調整可能な基板制御電圧が出力されるように構成することができる。

上記第６トランジスタは、上記基準電圧に呼応して上記第２ダイオードを介してグランドに電流を引き抜くことで、上記フリップフロップ回路の論理状態を変更するように構成することができる。

上記第３抵抗素子と上記第４抵抗素子との抵抗比が非対称とすることができる。上記第３抵抗素子と上記第４抵抗素子との抵抗比は概ね１０：１とされ、電源投入直後の電源電圧の立ち上がり時において上記第８トランジスタよりも上記第７トランジスタのほうが早く導通されることで、上記第７トランジスタがオン状態、上記第８トランジスタがオフ状態にされ、上記電源電圧が回路の動作電圧に達した後には、上記記第６トランジスタによる電流引き抜きにより、上記第７トランジスタがオフ状態、上記第８トランジスタがオン状態にされることで、上記第１抵抗素子及び上記第２抵抗素子のそれぞれ基板電圧を調整可能な基板制御電圧が形成される。

上記構成の電圧発生回路と、この電圧発生回路によって発生された基準電圧に基づいて動作される内部回路とを一つの半導体基板に形成することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、拡散層による抵抗素子を用いた電圧発生回路における電源電圧依存性を低減することができる。

図１には、本発明にかかる電圧発生回路の一例とされる基準電圧発生回路の構成例が示される。

図１に示される基準電圧発生回路４００は、特に制限されないが、バンドギャップ回路１００、差動増幅回路２００、及び基板電圧制御回路３００を含み、公知のＣＭＯＳ集積回路製造技術により、図示されない別の回路素子とともに単結晶シリコン基板などの一つの半導体基板に形成される。

上記バンドギャップ回路１００は、一対のｎｐｎ型のバイポーラトランジスタＱ１、Ｑ２と、抵抗素子Ｒ１〜Ｒ４から構成される。上記トランジスタＱ１とＱ２は、トランジスタＱ２のサイズがトランジスタＱ１のｎ倍に大きく形成される。つまり、本例では、上記トランジスタＱ２のサイズを大きく形成することにより、トランジスタＱ２とＱ１に同じ電流を流すようにしたとき、トランジスタＱ１のエミック電流密度がトランジスタＱ２のエミッタ電流密度のｎ倍となるように設定される。

上記トランジスタのエミッタ電流密度差に対応して、トランジスタＱ１とＱ２のベース，エミッタ間電圧Ｖｂｅ1とＶｂｅ2とは、シリコンバンドギャップに対応した定電圧ΔＶｂｅだけトランジスタＱ１のベース，エミッタ間電圧Ｖｂｅ1が大きく形成される。トランジスタＱ１とＱ２のベースを共通にして、トランジスタＱ２のエミッタに抵抗素子Ｒ３の一端を接続し、抵抗素子Ｒ３の他端を上記トランジスタＱ１のエミッタに接続することより、上記定電圧ΔＶｂｅが抵抗素子Ｒ３の両端に印加されて、ここでｉｅ２のような定電流が形成される。上記トランジスタＱ１のエミッタと回路のグランドＧＮＤ（接地電位Ｖｓｓ）との間に抵抗素子Ｒ４が設けられて、トランジスタＱ１、Ｑ２のベースから基準電圧Ｖｒｅｆを形成する。

特に制限されないが、上記トランジスタＱ１とＱ２のコレクタと電源電圧Ｖｃｃとの間には、同じ抵抗値を持つようにされた抵抗素子Ｒ１とＲ２が設けられる。そして、トランジスタＱ１とＱ２のコレクタ電圧は、ＣＭＯＳ構成の差動増幅回路２００の正相入力（＋）と逆相入力（−）に供給され、ここで増幅及び帰還が行われる。つまり、上記差動増幅回路２００の出力信号は、基準電圧Ｖｒｅｆとして、後段の基板電圧制御回路３００に出力されるとともに、上記トランジスタＱ１とＱ２のベースに帰還される。

上記バンドギャップ回路１００の動作は、次の通りである。

図１に示されるバンドギャップ回路では、サイズの異なる及びＱ２の２つのバイポーラトランジスタを用いて、バイポーラトランジスタＱ１とＱ２のベースに共通電位を与えて、ベースエミッタ間の電位差を利用して動作する増幅回路を構成して、フイードバック動作を行うことにより高精度な基準電圧を得ている。基準電圧Ｖｒｅｆは、温度に対して負の電圧係数をもつ特性を持つバイポーラトランジスタのベース-エミッタ間電圧を、正の温度係数を持つ電圧を利用して補正を行うことにより、温度に依存しない基準電圧を実現している。図１に示されるバンドギャップ回路１００において、基準電圧Ｖｒｅｆは以下のように表すことができる。

Ｖｒｅｆ＝Ｖｂｅ１＋（ｉｅ×Ｒ４）………（１）
ここで、Ｖｂｅ１はバイポーラトランジスタＱ１のベースエミッタ間電圧、ｉｅはバイポーラトランジスタＱ１,Ｑ２のミッタ電流、Ｒ４は抵抗素子Ｒ４の抵抗値を意味する。上記ミッタ電流ｉｅは、バイポーラトランジスタＱ１,Ｑ２のベース-エミッタの電圧差ΔＶｂｅから次のように与えられる。

ΔＶｂｅ＝Ｖｂｅ１−Ｖｂｅ２＝ｋｔ／ｑ・ｌｎ（Ｎ）………（２）
但しN値はＱ１とＱ２のエミッタサイズ比である。上式より次式が得られる。

ｉｅ＝ΔＶｂｅ／Ｒ３＝（ｋｔ／ｑ）・（ｌｎ（Ｎ）／Ｒ３）………（３）
ＶＲ４＝（ｋｔ／ｑ）・ｌｎ（Ｎ）・（Ｒ４／Ｒ３）………（4）
以上を纏めると、（１）式は（５）式のように表すことができる。

Ｖｒｅｆ＝Ｖｂｅ１＋（２ｋｔ／ｑ）・（Ｒ４／Ｒ３）・ｌｎ（Ｎ）………（５）
よって、（５）式に示される基準電圧値は、主にバイポーラトランジスタのベースエミッタ間電圧と、フイードバック回路内抵抗素子であるＲ４とＲ３の抵抗値の比によって決められている。また、（５）式の第一項であるベースエミッタ間電圧は、負の温度係数を有するが、第二項の（２ｋｔ／ｑ）・ｌｎ（Ｎ）は正の温度係数を有しており、抵抗比（Ｒ４／Ｒ３）倍することにより、お互いに打ち消し合うため、温度変動に依らず、一定の基準電圧レベルを得ることができる。よって抵抗比（Ｒ４／Ｒ３）値の決定は、高精度なバンドギャップ回路１００を実現するために重要とされる。

本例においては、以下のようにしてバンドギャップ電圧の高精度化を図っている。

上記で述べた（５）式に関して、抵抗素子Ｒ３及びＲ４等については、チップ面積低減の観点から、高シート抵抗値を有する、拡散層による抵抗素子（拡散抵抗素子）を用いて構成される。ＣＭＯＳによる拡散抵抗素子は、例えば図４に示されるように、ｐ型ウェルｐｗｅｌ内に形成されたｐ^＋拡散層を利用するものである。二つのｐ^＋拡散層間の抵抗（拡散層による抵抗）によって形成される。この拡散抵抗素子の集積回路基板ｐ−ｓｕｂ側には電源と直結したディープｎウェルｄｎｗｅｌが形成される。かかる構造は、電源電圧の変動に伴い抵抗値が変化する基板バイアス効果を生じる。例えば変調後の抵抗値をＲとした場合、このＲは次式によって示される。

Ｒ＝ｒ×（１−ｋｂ１×（（v（ｐｌｕｓ）＋ｖ（ｍｉｎｕｓ））／２−ｖ（ｓｕｂ）））………（６）
上記（５）式において、ｖ（ｐｌｕｓ）、ｖ（ｍｉｎｕｓ）は拡散抵抗素子の端子間電位、ｒは基板バイアス効果が無い場合における抵抗値、ｖ（ｓｕｂ）は拡散抵抗素子の基板電位、ｋｂ１は基板定数である。実際の測定例では、０．１８μｍ級ＣＭＯＳプロセスで試作したｐ型拡散抵抗素子の場合、基板電位（ｖ（ｓｕｂ）に相当）約１．５Ｖの変化に対して、抵抗値に約６％程度の変化が見られる。上記バンドギャップ回路１００においては、上記（５）式におけるＲ３及びＲ４を拡散層による抵抗素子で構成した場合、電源電圧Ｖｃｃの変化によって生じる抵抗値変調効果により、基準電圧値の変動が予想される。そこで本例では、バンドギャップ電圧の変動を招く拡散抵抗素子の抵抗値変動を防止するため、拡散抵抗素子Ｒ３，Ｒ４の基板電圧を基板電圧制御回路３００によって同時に制御するようにしている。すなわち、ｎ^＋拡散層に供給される電圧を基板電圧制御回路３００によって制御することにより、電源電圧Ｖｃｃの変化によって生じる抵抗値変調効果を抑制するようにしている。

上記基板電圧制御回路３００は、フリップフロップ回路ＦＦと、上記基準電圧バンドキャップ回路１００からの基準電圧Ｖｒｅｆに呼応して上記フリップフロップ回路ＦＦの論理状態を変更するためのｎチャネル型ＭＯＳトランジスタｍｎｔ３とを含んで成る。上記フリップフロップ回路ＦＦは、ｎチャネル型ＭＯＳトランジスタｍｎｔ１，ｍｎｔ２、ダイオードＤＹＰ０，ＤＹＰ１、抵抗素子ＲＰＴ１，ＲＰＴ２を含んで成る。ｎチャネル型ＭＯＳトランジスタｍｎｔ１のドレイン電極と、ｎチャネル型ＭＯＳトランジスタｍｎｔ２のゲート電極とが結合され、ｎチャネル型ＭＯＳトランジスタｍｎｔ１のゲート電極と、ｎチャネル型ＭＯＳトランジスタｍｎｔ２のドレイン電極とが結合される。ｎチャネル型ＭＯＳトランジスタｍｎｔ１，ｍｎｔ２のソース電極はグランドＧＮＤに結合される。ｎチャネル型ＭＯＳトランジスタｍｎｔ１のドレイン電極と、ｎチャネル型ＭＯＳトランジスタｍｎｔ２のゲート電極とは、ダイオードＤＹＰ０と抵抗素子ＰＲＴ１との直列接続回路を介して電源電圧Ｖｃｃに結合される。ｎチャネル型ＭＯＳトランジスタｍｎｔ２のドレイン電極と、ｎチャネル型ＭＯＳトランジスタｍｎｔ１のゲート電極とは、ダイオードＤＹＰ１と抵抗素子ＰＲＴ２との直列接続回路を介して電源電圧Ｖｃｃに結合される。上記ｎチャネル型ＭＯＳトランジスタｍｎ３のドレイン電極は、上記ｎチャネル型ＭＯＳトランジスタｍｎｔ１のゲート電極及び上記ｎチャネル型ＭＯＳトランジスタｍｎｔ２のドレイン電極に結合されており、基準電圧Ｖｒｅｆによってｎチャネル型ＭＯＳトランジスタｍｎｔ３が導通された場合に、ｎチャネル型ＭＯＳトランジスタｍｎｔ３のゲート電極における電荷がグランドＧＮＤに引き抜かれるようになっている。上記ダイオードＤＹＰ１と抵抗素子ＲＰＴ２との直列接続ノードから基板制御電圧Ｖｓｕｂが出力される。この基板制御電圧Ｖｓｕｂは、上記抵抗素子Ｒ３，Ｒ４（何れも拡散抵抗素子）の基板に供給される。

上記抵抗素子ＲＰＴ１，ＲＰＴ２の抵抗比は非対称とされる。例えば抵抗素子ＲＰＴ１，ＲＰＴ２の抵抗比を１：１０に設定することができる。このように抵抗素子ＲＰＴ１，ＲＰＴ２の抵抗比を概ね１０：１とした場合には、電源投入直後の電源電圧Ｖｃｃの立ち上がり時においてｎチャネル型ＭＯＳトランジスタｍｎｔ２よりもｎチャネル型ＭＯＳトランジスタｍｎｔ１のほうが早く導通されることで、ｎチャネル型ＭＯＳトランジスタｍｎｔ１がオン状態、ｎチャネル型ＭＯＳトランジスタｍｎｔ２がオフ状態にされる。この状態においては、基板電圧制御回路３００から出力される基板電圧制御電圧Ｖｓｕｂは、電源電圧Ｖｃｃにほぼ等しい電圧レベルとされる。

そして、電源電圧Ｖｃｃの上昇によりバンドギャップ回路１００の動作が開始され、それに伴って差動増幅回路２００から出力される基準電圧Ｖｒｅｆが上昇されることにより、ｎチャネル型ＭＯＳトランジスタｍｎｔ３が導通され、ダイオードＤＹＰ１を介して電流の引き抜きが行われることにより、ｎチャネル型ＭＯＳトランジスタｍｎｔ１のゲート電極がローレベルにされると、ｎチャネル型ＭＯＳトランジスタｍｎｔ１がそれまでのオン状態からオフ状態へ遷移され、ｎチャネル型ＭＯＳトランジスタｍｎｔ２がそれまでのオフ状態からオン状態に遷移されることにより、フリップフロップ回路ＦＦの論理状態が変更される。これによって基板電圧制御回路３００から出力される基板電圧制御電圧Ｖｓｕｂは、ｎチャネル型ＭＯＳトランジスタｍｎ２のドレイン・ソース間電圧Ｖｄｓ（ｏｎ）ｓａｔに、ダイオードＤＹＰ１の順方向電圧ＶＦ（ｄｙｐ１）が加算された電圧レベル（概ね０．７〜０．９Ｖ）にされる。そしてそれ以降は、電源電圧Ｖｃｃの変動にかかわらず、基板制御電圧Ｖｓｕｂは概ね０．７〜０．９Ｖに固定される。これにより、電源電圧Ｖｃｃの変動に伴う基板バイアス効果を抑えることができる。また、基板制御電圧Ｖｓｕｂが概ね０．７〜０．９Ｖとされることにより、拡散抵抗素子の内部に存在する寄生ダイオードの影響を阻止することができる。つまり、図４に示されるような拡散抵抗素子の基板側となるディープｎウェルｄｎｗｅｌの電位が、抵抗素子領域であるｐウェルｐｗｅｌ領域よりも高い状態として寄生ダイオード５００が逆バイアス状態とされることで、当該寄生ダイオード５００の影響が阻止される。

このように、バンドギャップ回路１００の動作状態に合わせて抵抗素子Ｒ３，Ｒ４（拡散抵抗素子）の基板電圧制御を行うことにより、抵抗素子Ｒ３，Ｒ４（拡散抵抗素子）の基板がフローティング状態にならずに済むため、フローティング状態によって生じると考えられるラッチアップ動作等の寄生素子動作を抑制することができる。

図２及び図３には、基板電圧制御回路３００のシミュレーション結果が示される。図２は基準電圧（Ｖｒｅｆ）電源電圧（Ｖｃｃ）依存解析結果を示し、図３は基準電圧（Ｖｒｅｆ）温度特性解析結果を示している。図２に示されるように、基板電圧制御回路３００が無い場合、つまり、基板電圧制御回路３００による基板電圧制御が行われない場合（従来）には、電源電圧Ｖｃｃが２．７〜３．６Ｖまでの変動に対して基準電圧Ｖｒｅｆが約２ｍＶ変動したのに対して、基板電圧制御回路３００による基板電圧制御を行った場合（本例）には、基準電圧Ｖｒｅｆがほとんど変動しないことが分かる。また、図３に示されるように、基板電圧制御回路３００による基板電圧制御が行われない場合（従来）に比べて、基板電圧制御回路３００による基板電圧制御を行った場合（本例）のほうが、温度依存性が抑制される。

ここで、バイポーラトランジスタＱ１が本発明における第１トランジスタの一例とされ、バイポーラトランジスタＱ２が本発明における第２トランジスタの一例とされる。抵抗素子Ｒ３が本発明における第１抵抗素子に対応し、抵抗素子Ｒ４が本発明における第２抵抗素子に対応する。抵抗素子ＲＰＴ１が本発明における第３抵抗素子に対応し、抵抗素子ＲＰＴ２が本発明における第４抵抗素子に対応する。ダイオードＤＹＰ０が本発明における第１ダイオードに対応し、ダイオードＤＹＰ１が本発明における第２ダイオードに対応する。ＭＯＳトランジスタｍｎｔ１が本発明における第７トランジスタの一例とされ、ＭＯＳトランジスタｍｎｔ２が本発明における第８トランジスタの一例とされ、ＭＯＳトランジスタｍｎｔ３が本発明における第６トランジスタの一例とされる。

図５には、上記基準電圧発生回路４００における主要部のレイアウトと素子構造が示される。同図には、上記バンドギャップ回路１００に含まれる二つのバイポーラトランジスタＱ１，Ｑ２のうちのひとつと、上記差動増幅回路２００を形成する二つのＭＯＳトランジスタと、上記上記バンドギャップ回路１００に含まれる二つの拡散抵抗素子Ｒ３，Ｒ４のうちのひとつが示される。

このバイポーラトランジスタＱ１やＱ２は、特に制限されないが、縦型構造とされる。ｐ型半導体基板（ｐ−ｓｕｂ）上には、ｎ型のディープウェルｄｎｗｅｌが形成され、かかるディープウェルｄｎｗｅｌ上にｐ型ウェルｐｗｅｌが形成される。かかるｐ型ウェルｐｗｅｌには中央部にｎ^＋型のエミッタＥ（ｎ^＋）が形成され、その周囲を取り囲むようにｐ^＋型のベースＢ（ｐ^＋）が形成される。かかるベースＢ（ｐ^＋）を更に取り囲むようにｎ^＋型のコレクタＣ（ｎ^＋）が形成される。上記ｐ型ウェルｐｗｅｌは、上記エミッタＥとコレクタＣとの間に介在して実質的なベース領域として作用する。かかる半導体領域ｎ^＋とｐ^＋の間には、絶縁層ＳＩＧが設けられて分離されている。

特に制限されないが、上記ｐ型ウェルｐｗｅｌの周囲には、ｎ型ウェルが取り囲むように形成され、それが上記ディープウェルｄｎｗｅｌと接合されて、かかるｎウェルに設けられたｎ^＋領域を介して電源電圧Ｖｃｃのようなバイアス電圧が与えられる。これにより、上記ｎｐｎ型バイポーラトランジスタを構成する各半導体領域がｐ型半導体基板（ｐ−ｓｕｂ）から電気的に分離される。

差動増幅回路２００を構成するｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳ）は、上記半導体基板ｐ−ｓｕｂ上に形成されたｐ型ウェルｐｗｅｌに形成されたｎ^＋領域をソース、ドレイン領域とし、かかるソース、ドレインに挟まれるようにゲート絶縁膜を介してゲート電極Ｇ（ｎＭＯＳ）が形成される。上記ｐ型ウェルｐｗｅｌは、ｐ^＋領域から回路の接地電位Ｖｓｓがバイアス電圧として与えられる。ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳ）は、上記半導体基板ｐ−ｓｕｂ上に形成されたｎ型ウェル領域ｎｗｅｌに形成されたｐ^＋領域をソース、ドレイン領域とし、かかるソース、ドレインに挟まれるようにゲート絶縁膜を介してゲート電極Ｇ（ｐＭＯＳ）が形成される。上記ｎ型ウェルｎｗｅｌは、ｎ^＋領域から電源電圧Ｖｃｃがバイアス電圧として与えられる。上記半導体基板ｐ−ｓｕｂには、ｐ型ウェルｐｗｅｌとｐ^＋領域を介して回路の接地電位Ｖｓｓのようなバイアス電圧が与えられる。

拡散抵抗素子Ｒ３やＲ４は、二つのｐ^＋拡散層間の抵抗素子（拡散抵抗素子）によって形成され、この拡散抵抗素子の集積回路基板ｐ−ｓｕｂ側には電源と直結したディープｎウェルｄｎｗｅｌが形成される。ｎ型ウェルｎｗｅｌに形成されたｎ^＋領域には、上記基板電圧制御回路３００の出力である基板制御電圧Ｖｓｕｂが供給されれる。

上記差動増幅回路２００を構成するｎチャネル型ＭＯＳトランジスタを形成するためのｐ型ウェルｐｗｅｌ及びソース、ドレイン領域を構成するｎ^＋領域と、上記ｎｐｎバイポーラトランジスタを形成するためのｐ型ウェルｐｗｅｌ及びエミッタ、コレクタを構成するｎ^＋領域とは同じプロセスにより形成される。また、ＣＭＯＳ回路を構成するｐチャネル型ＭＯＳトランジスタのソース、ドレイン領域を構成するｐ^＋領域と、上記ｎｐｎバイポーラトランジスタを形成するためのベースを構成するｐ^＋領域とは同じプロセスにより形成される。

バンドギャップ回路のトランジスタＱ１やＱ２は、ＣＭＯＳプロセスで形成されるデバイスである。このようにトランジスタＱ１、Ｑ２をＣＭＯＳプロセスで形成することにより、基準電圧発生回路４００をバイポーラプロセスを用いずに、同じ半導体基板上に形成される他のマイクロコンピュータ等のようなデジタルＣＭＯＳ回路と同じＣＭＯＳプロセスで形成することができる。バイポーラ部とＣＭＯＳ部の周囲あるいは間に上記のようなディープウェルｄｎｗｅｌ、ｎ型ウェルｎｗｅｌ及びｎ^＋領域からなるガードバンドあるいはガードリングを配置することで、半導体基板ｐ−ｓｕｂの基板電位Ｖｓｓを安定化し、雑音の伝播を抑えることができる。このようにｎｐｎバイポーラトランジスタをディープウェルｄｎｗｅｌ内に形成することにより、基板ｐ−ｓｕｂを介して他の回路モジュールから伝播する雑音の影響が抑えられる。

図６には、上記基準電圧発生回路４００における主要部の別のレイアウトと素子構造が示される。同図には、上記バンドギャップ回路１００に含まれる二つのバイポーラトランジスタＱ１，Ｑ２のうちのひとつと、上記差動増幅回路２００を形成する二つのＭＯＳトランジスタと、上記上記バンドギャップ回路１００に含まれる二つの拡散抵抗素子Ｒ３，Ｒ４のうちのひとつが示される。

ｎｐｎ型バイポーラトランジスタは、コレクタをｎ型のディープウェルｄｗｅｌを用いて縦型（バーチカル）構造に形成する。図５に示されるのと同様にエミッタＥ（ｎ^＋）を中心としてその周囲にベースＢ（ｐ^＋）を形成し、その周囲に囲む形でコレクタＣ（ｎ^＋）取り出し用のｎ型ウェルｎｗｅｌ及びｎ^＋領域を配置する。この構造では、エミッタ（ｎ^＋領域）−ベース（ｐ型ウェルｐｗｅｌ）−コレクタ（ｎ型デープウェルｄｗｅｌ）が縦構造にされる。

実施例では、ＣＭＯＳ回路にもｎ型デープウェルｄｗｅｌが設けられており、ｐ型ウェルｐｗｅｌ部がｎ型ウェルｎｗｅｌに囲まれて、半導体基板ｐ−ｓｕｂと電気的に分離されている。これにより、半導体基板ｐ−ｓｕｂに与えられるバイアス電圧Ｖｓｓによらず、ｎチャネル型ＭＯＳトランジスタが形成されるｐ型ウェルｐｗｅｌの電位を自由に設定できる。このため、ｐ型ウェルｐｗｅｌに与えられるバイアスＶＢＢを負の電圧に引いたようなデジタル回路への対応も可能となる。

図７には、上記バンドギャップ回路１００におけるバイポーラトランジスタのレイアウト例が示される。

特に制限されないが、図６に示されるのと同様に、コレクタＣ（ｎ^＋）をｎ型のディープウェルｄｎｗｅｌを用いて縦方向（縦型構造）に形成する。エミッタＥ（ｎ^＋）をベースＢ（ｐ^＋）でコの字形に囲み、その周囲を上記コレクタＣ（ｎ^＋）で囲むようにするものである。

図８には、上記バンドギャップ回路１００におけるバイポーラトランジスタの別のレイアウト例が示される。

図８に示される例では図５に示されるのと同様に、ベースＢ（ｐ^＋）、エミッタＥ（ｎ^＋）、コレクタＣ（ｎ^＋）をｐ型ウェルｐｗｅｌ内に形成し、電源電圧Ｖｃｃで分離されたｎ型のディープウェルｄｗｅｌで囲むようにしている。そして、コレクタＣ（ｎ^＋）、ベースＢ（ｐ^＋）、エミッタＥ（ｎ^＋）を並列に配置する横型構造とする。尚、上記ＣＭＯＳの縦構造と上記バイポーラトランジスタのレイアウトは任意に組み合わせて実現できる。

基準電圧発生回路４００において、バンドギャップ回路１００では、トランジスタＱ１とトランジスタＱ２のサイズ比が１対ｎになるように構成される。トランジスタＱ１とＱ２は別々のｎ型ディープウェルｄｗｅｌ上に形成される。

図９には、上記基準電圧発生回路４００に用いられるｎｐｎ型バイポーラトランジスタＱ１とＱ２の別のレイアウト例が示される。この実施例では、特に制限されないが、コレクタをｎ型ディープウェルｄｗｅｌを用いて縦方向に形成した場合が例として示されている。この実施例では、トランジスタＱ１、Ｑ２の周囲をｎ型ディープウェルｄｗｅｌで囲むようにする。サイズの小さなトランジスタＱ１のディープウェルｄｗｅｌは、そのサイズに対応した小さく形成される。これに対して、サイズの大きなトランジスタＱ２のｎ型デープウェルｄｗｅｌは、上記トランジスタＱ１の８個分に対応した大きな大きさとされる。この構成では、トランジスタＱ１とＱ２のサイズ比が１：８のように設定される。

図１０には、上記基準電圧発生回路４００に用いられるｎｐｎ型バイポーラトランジスタＱ１，Ｑ２の別のレイアウト例が示される。本例では、図９に示される場合と異なり、二つのトランジスタＱ１，Ｑ２のコレクタを構成するｎ型ディープウェルｄｗｅｌのサイズが等しく形成される。このようにコレクタを構成するｎ型ディープウェルｄｗｅｌのサイズが等しく形成された場合には、容量結合により基板から伝播される雑音の影響が同相雑音としてキャンセル可能とされる。

図１１には、上記基準電圧発生回路４００に用いられるｎｐｎ型バイポーラトランジスタＱ１，Ｑ２の別のレイアウト例が示される。本例では、トランジスタＱ１とＱ２とは、図１０に示される場合のようにｎ型ディープウェルｄｗｅｌのサイズを等しく形成することに加えて、サイズの小さなトランジスタＱ１が形成されるディープウェルｄｗｅｌには、ダミーのトランジスタを含めて８個のトランジスタを配置し、トランジスタＱ２と同じ構成とする。そして、８個のトランジスタのうち１つに配線を行うことにより、上記Ｑ１／Ｑ２＝１／８のようなサイズ比とする。このように同じパターンとすることにより、加工寸法ばらつきの影響を低減することができる。

図１２には、上記基準電圧発生回路４００に用いられるｎｐｎ型バイポーラトランジスタＱ１，Ｑ２の別のレイアウト例が示される。本例では、ベースＢ、エミッタＥ及びコレタクＣを同一のｐ型ウェルｐｗｅｌ上に形成した横型構造のトランジスタ（図８参照）が用いられる。図８に示されるのと同様にトランジスタＱ１あるいはＱ２が形成されるｎ型ディープウェルｄｗｅｌの周囲には、かかるｎ型ディープウェルｄｗｅｌを安定化するための電源供給用のｎ^＋領域及びｎ型ウェルｎｗｅｌ（図示せず）が設けられる。本例では、Ｑ１／Ｑ２＝１／９のようなサイズ比とされ、トランジスタＱ１は、１個のトランジスタと８個のダミートランジスタから構成される。そして、本例のようにトランジスタＱ２が９個のようにべき乗の場合には、トランジスタＱ１を同一個数配置されたトランジスタの中心部をとすれば、さらに寸法ばらつきの影響を低減できる。

尚、図９乃至図１２に示される形状は、バイポーラトランジスタのコレクタをｎ型ディープウェルを用いて縦方向に形成したバーチカル構造とする場合や、同一のウェル上に形成したラテラル構造とする場合に適用できる。

図１３には、上記差動増幅回路２００の構成例が示される。

図１３に示される差動増幅回路２００は、初段部１３１と出力段部１３２を含む。初段部１３１は、互いに差動結合されたｎチャネル型ＭＯＳトランジスタＭ１，Ｍ２と、そのソースと回路の接地電位Ｖｓｓとの間に設けられて電流源ｉ１と、上記ＭＯＳトランジスタＭ１とＭ２のドレインと電源電圧Ｖｃｃとの間に設けられて、カレントミラー型のアクティブ負荷回路を構成するｐチャネル型ＭＯＳトランジスタＭ４とＭ５から構成される。出力段部１３２は、初段部１３２の出力信号をゲートに受け、ソースに電源電圧Ｖｃｃが供給されたｐチャネル型ＭＯＳトランジスタＭ３と、ドレインと回路の接地電位Ｖｓｓとの間に設けられた電流源ｉ３を負荷手段とする反転増幅回路から構成される。ＭＯＳトランジスタＭ３のゲートとドレインとの間には、位相補償回路としてのキャパシタＣｆと抵抗素子Ｒｆが設けられる。

ＭＯＳトランジスタＭ１とＭ２は、図５に示されるようなｎチャネル型ＭＯＳトランジスタが用いられる。図５に示されるｎチャネル型ＭＯＳトランジスタが形成されるｐ型ウェルｐｗｅｌには、回路の接地電位Ｖｓｓがバイアス電圧として与えられている。これに対して、図５に示されるようなｎチャネル型ＭＯＳトランジスタを用いた場合には、ｐ型ウェルｐｗｅｌが基板ｐ−ｓｕｂから分離されているので、ソースとチャネル領域（ｐ型ウェルｐｗｅｌ）とを接続した形態で用いることができる。この構成では、ＭＯＳトランジスタＭ１とＭ２において、ソース電位とチャネル領域の電位が同電位となり、基板効果の影響を受けなくすることができる。

図１４には、上記差動増幅回路２００の別の構成例が示される。

電源回路の用途として基準電圧発生回路４００を構成する場合、消費電力を下げることが必要である。このとき、差動増幅回路２００の利得が必要以上に高くなると、位相補償が困難になる。本例では、消費電力の低減を目的とした回路構成であり、ｎチャネル型ＭＯＳトランジスタＭ１とＭ２による差動入力の初段部１３１、ｐチャネル増幅ＭＯＳトランジスタＭ３を用いたソース接地の反転増幅回路からなる出力段部１３２、及びこれらを駆動する電流源１３３で構成される。

電流源１３３には、微小電流を安定に供給するためにｎチャネル型ＭＯＳトランジスタＭ１２とＭ１３ゲート，ソース間電圧差を抵抗素子Ｒｒｅｆで参照して一定電流Ｉｒｅｆを発生するワイドラ形電流源が用いられる。これをｎチャネル型ＭＯＳトランジスタＭ１４、Ｍ１５で電流ミラー形態として初段と出力段のバイアス電流ｉ１，ｉ３を決める。電流ｉ１の電流値を小さく設定する場合、初段のアンプの利得が高くなり位相補償が難しくなるのを防ぐために、利得を決める要因となるカレントミラー部分のＭＯＳトランジスタＭ４、Ｍ５のそれぞれに対して一定電流ｉ２を流す電流源ＭＯＳトランジスタＭ６とＭ７を並列接続して構成する。上記一定電流Ｉｒｅｆは、ｎチャネル型のＭＯＳトランジスタＭ１３，Ｍ１１及びダイオード接続のｐチャネル型ＭＯＳトランジスタＭ９に流れ、このＭＯＳトランジスタＭ９とＭＯＳトランジスタＭ８、上記ＭＯＳトランジスタＭ６、Ｍ７が電流ミラー形態にされることにより、上記定電流ｉ３を形成することができる。これにより、位相補償が容易になる。つまり、従来用いられるミラー補償の他に、設計が容易なポールゼロ補償（ＲｆとＣｆを出力段部１３２に直列に接続）の適用が可能となる。

図１５には、基準電圧発生回路４００の別の構成例が示される。

図１５に示される基準電圧発生回路４００が、図１に示されるのと大きく相違するのは、起動回路１５１を有する点である。基準電圧発生回路４００は、電源電圧投入等の起動時に出力電圧Ｖｒｅｆが０Ｖで安定してしまう場合がある。この対策として、起動回路１５１を設け、電流を強制的に流し込むことにより起動をかけるようにする。起動回路１５１により電源投入及びスリープ解除時に誤りなく基準電圧を発生できる。動作時に外乱などがあった場合にもすぐに復帰して基準電圧が安定に発生できる。

起動回路１５１は、スイッチＳＷと定電流源ｉ４とを含んで成る。定電流源はｉ４は、スイッチＳＷを介してトランジスタＱ２（あるいはＱ１）のコレクタ端子ｎｃ２（あるいはｎｃ１）に結合される。コレクタ端子ｎｃ２の電位を電源Ｖｃｃから下げることによりアンプＡＭＰの出力電圧を立ち上げてトランジスタＱ１、Ｑ２を動作状態にして基準電圧発生回路を駆動する。スイッチＳＷは、電源投入時又はスリープ解除時に導通されて、上記電流ｉ４を抵抗素子Ｒ２（又はＲ１）に流すように作用する。

図１６には、基準電圧発生回路４００の別の構成例が示される。

図１６に示される基準電圧発生回路４００が、図１５に示されるのと大きく相違するのは、抵抗素子Ｒ３，Ｒ４の直列接続ノードｎｅ１に起動回路１５１が設けられている点である。スイッチＳＷが導通されることにより、バイポーラトランジスタＱ１のエミッタに電流ｉ４が流されることにより、ノードｎｅ１の電位がグランドＧＮＤレベルから持ち上げられ、それによって基準電圧発生回路４００が起動される。かかる構成においても、図１５に示されるのと同様の作用効果を得ることができる。

図１７には、上記起動回路１５１の具体的な構成例が示される。

図１７に示される起動回路１５１は、スイッチＳＷ、定電流源ｉ４，ｉ５、抵抗素子Ｒ７，Ｒ８、バイポーラトランジスタＱ３、及び電圧比較回路ＣＭＰを含む。抵抗素子Ｒ７，Ｒ８は互いに直列接続され、それに、ダイオード接続されたバイポーラトランジスタＱ３が並列接続される。抵抗素子Ｒ７，Ｒ８の直列接続ノードｎｒ１と、抵抗素子Ｒ３，Ｒ４の直列接続ノードｎｅ１の電位ＶＲが参照電位として電圧比較回路ＣＭＰの反転入力（−）に入力される。この参照電圧ＶＲは、ダイオード接続されたトランジスタＱ３のベース，エミッタ間電圧を抵抗素子Ｒ７とＲ８の接続点ｎｒ１から得られる比較的低い分圧電圧とされる。上記トランジスタと抵抗素子Ｒ７，Ｒ８には、微小電流ｉｒｅｆに対応した電流ｉ５が流れるようにされる。電圧比較回路ＣＭＰの非反転入力（＋）には、ノードｎｅ１の電圧が印加される。電圧比較回路ＣＭＰの出力信号は、スイッチＳＷの制御信号を形成し、その出力信号がローレベルのときにスイッチＳＷがオン状態にされ、上記出力信号がハイレベルのときにスイッチＳＷがオフ状態にされる。

上記の構成において、基準電圧発生回路４００のバイポーラトランジスタ部分に電流が流れない場合、トランジスタＱ１のエミッタ端子ｎｅ１の電位０Ｖになる。そこで、上記参照電圧ＶＲとトランジスタＱ１のエミッタ端子（ノードｎｅ１）の電圧とを比較してｎｅ１の電位がｎｒ１（ＶＲ）に比べて低い場合に電流が流れていないと判断し、電流が流れていないことを検出する。このときには、電圧比較回路ＣＭＰの出力信号がローレベルとなり、上記スイッチＳＷをオン状態にして起動をかける。トランジスタＱ１、Ｑ２が動作状態になると、エミッタ端子ｎｅ１の電位がｎｒ１（ＶＲ）に比べて高くなり、電流が流れているのを検出する。これにより、電圧比較回路ＣＭＰの出力信号がハイレベルに変化し、上記スイッチＳＷがオフ状態にされる。上記のように、参照電圧ＶＲは、ダイオード接続されたトランジスタＱ３の順方向電圧を用いるものであるので、定電流源ｉ５の電流が変動した場合にもノードｎｒ２の電位ＶＲが一定に保たれ、安定に参照電圧ＶＲを形成することができる。

図１８には、上記構成の基準電圧発生回路４００を含んで成る電源回路が示されている。

基準電圧発生回路４００の後段には、バッファ回路１８１、及びレギュレータ回路１８２が配置される。

基準電圧発生回路４００にて発生された基準電圧Ｖｒｅｆは、一方においてアンプＡ１と負帰還抵抗素子Ｒ５，Ｒ６からなるバッファ回路１８１Ａにて電源電圧Ｖｂｕｆ１にレベル変換され、ボルティージフォホロワ回路Ａ３，Ａ４からなるレギュレータ回路１８２を介して、内部回路に供給される内部電圧ＶＯ１，ＶＯ２として出力される。スイッチＳＷ２，ＳＷ３が導通されることによって、バッファ回路１８１Ａに、それと同様に構成されたバッファ回路１８１Ｂが並列接続される。すなわち、スイッチＳＷ２，ＳＷ３が導通された場合には、上記基準電圧Ｖｒｅｆは、アンプＡ２と負帰還抵抗素子Ｒ５’，Ｒ６’からなるバッファ回路１８１Ｂにて、電源電圧Ｖｂｕｆ２にレベル変換され、それがスイッチＳＷ３を介して電源電圧Ｖｂｕｆ１と合成される。このように同一構成の複数のバッファ回路を並列動作させることによってバッファ回路１８１の出力インピーダンスを低減することができ、電源電圧の安定化を図ることができる。

また、レギュレータ回路１８２を複数の機能ブロック毎に対応して複数個設け、個々の回路モジュール（機能ブロック）の近傍に分散して配置することにより、レギュレータ回路と回路モジュールとの間の配線抵抗値を小さくでき、回路モジュールに流れる比較的大きな負荷電流があっても電源電圧レベルの低下を防ぐことができる。

図１９には、上記基準電圧発生回路４００の別の構成例が示される。

図１９に示される基準電圧発生回路４００が図１に示されるのと大きく相違するのは、バイポーラトランジスタＱ１，Ｑ２の負荷として、ｐチャネル型ＭＯＳトランジスタＭ２１とＭ２２から成るカレントミラー回路１９１が設けられ、かかるカレントミラー回路１９１により、トランジスタＱ２とＱ１に同じ電流が流れるようにすることで、トランジスタＱ１とＱ２のサイズ比に逆比例したエミッタ電流密度を設定することができるようにした点である。抵抗素子Ｒ３，Ｒ４は、図１に示されるのと同様に拡散抵抗素子とされ、その基板電圧Ｖｓｕｂが、基板電圧制御回路３００によって制御される。

上記カレントミラー回路１９１に流れる電流をＭＯＳトランジスタＭ２３にてミラーして基準電圧Ｖｒｅｆを得る。この基準電圧Ｖｒｅｆは基板電圧制御回路３００に伝達される。この基板電圧制御回路３００の機能や構成は、図１に示されるのと同様とされ、基板制御電圧Ｖｓｕｂにより拡散抵抗素子Ｒ３，Ｒ４の基板電圧が同時に制御される。

ここで負の温度係数を持つトランジスタＱ３は、エミッタに設けられた抵抗素子Ｒ７の正の温度係数を補正して温度に依存しない基準電圧Ｖｒｅｆを得るために接続される。キャパシタＣｆと抵抗素子Ｒｆは位相補償の容量と抵抗である。その結果、前記図１の実施例と同様に基準電圧Ｖｒｅｆを発生することができる。また、ＭＯＳトランジスタ２４のドレインから得られる電流Ｉｒｅｆは定電流出力であり、例えば抵抗素子Ｒｒｅｆを接続することにより任意の電圧値が得られる。

図２０には、上記基準電圧発生回路４００の応用例が示される。

この応用例は、特に制限されないが、電源回路２０９を内蔵したシステムＬＳＩ２０１に向けられている。電源回路２０９は、基準電圧発生回路４００、バッファ回路１８１、レギュレータ回路（主電源：メインレギュレータ及びスタンバイ用電源：サブレギュレータ）１８２、電源制御部２０７を含んで成る。この電源回路２０９は、外部端子Ｖｅｘｔから供給された電源電圧を受けて動作し、それを降圧した内部電圧ＶＯを形成して、システムＬＳＩを構成するＣＰＵ（中央処理装置）２０２、レジスタ２０３、不揮発性記憶素子２０４、その他周辺回路２０５の動作電圧を形成する。

電源制御部２０７は、制御信号ｃｎｔ１−ｃｎｔ４によりバッファ回路１８１のレベル変換や各ブロックの活性化の指定などを行う。

システムＬＳＩ２０１には、入出力回路２０６が設けられる。この入出力回路２０６は、上記外部端子Ｖｅｘｔから供給された電源電圧を受けて動作し、外部端子Ｖｅｘｔから供給された外部信号を上記内部回路のレベルに適合するようレベルシフトする入力回路と、上記内部回路で形成され、外部端子から出力すべき信号レベルに変換する出力回路とから構成される。

上記のように入出力回路２０６及び電源回路２０９は、外部端子Ｖｅｘｔにより供給される電源電圧によって動作させられる。この入出力回路２０６は、電源回路２０９及びＣＰＵ２０２等の制御信号の入出力を行う。本例においては、基準電圧発生回路４００の基準電圧Ｖｒｅｆを基に内部電源電圧ＶＯを決定することにより、外部電源電圧Ｖｅｘｔの変動や温度変化などの外的要因によらず、一定の内部電源電圧ＶＯを内部回路に供給できる。

図２１には、上記基準電圧発生回路４００の別の応用例が示される。

図２１に示される応用例は、特に制限されないが、電源回路を内蔵したＬＣＤドライバ回路２１１に向けられている。このＬＣＤドライバ回路２１１は、基準電圧発生回路４００、昇圧回路２１３、表示データを記憶するＲＡＭ（ランダム・アクセス・メモリ）２１８、ソースドライバ２１９、ゲートドライバ２２０、ＶＣＯＭドライバ２２１と基準電圧発生回路４００の出力電圧を基に各ドライバを駆動するための電圧を発生する回路（ＲＡＭ用降圧回路２１４、ソース電圧発生回路２１５、ゲート電圧発生回路２１６、ＶＣＯＭ電圧発生回路２１７）とドライバ制御回路２２２により構成される。

上記ソース電圧発生回路２１５は、ＬＣＤ（液晶）パネル２２３の画素に供給される表示データに対応した階調電圧ＶＳ０〜ＶＳｎを生成する。ゲート電圧発生回路２１６は、画素を選択するためのゲート電圧の選択／非選択電圧ＶＧＨ，ＶＧＬを発生させる。ＶＣＯＭ電圧発生回路２１７は、液晶パネル２２３のコモン電極に与えられるコモン電圧ＶＣＯＭＨ，ＶＣＯＭＬを発生させる。ソースドライバ２１９は、表示データに対応して階調電圧ＶＳ０〜ＶＳｎの中の１つの電圧Ｓｉを出力する。ゲートドライバ２２０は、走査動作に対応した選択信号を受けて、画素の選択／非選択信号Ｇｊを出力する。ＶＣＯＭドライバ２２１は、液晶画素を交流駆動するために正電圧と負電圧のフィールドに対応して電圧ＶＣＯＭを切り換える。

このＬＣＤドライバ回路２１１においては、基準電圧発生回路４００の基準電圧Ｖｒｅｆを基に各ドライバ回路を駆動する電圧ＶＤＬ，ＶＳ０〜ＶＳｎ，ＶＧＨ，ＶＧＬ，ＶＣＯＭＨ，ＶＣＯＭＬ等を与えることにより、外部電源電圧Ｖｃｉの変動や温度変化などの外的要因によらず、トリミングを行わずに安定に各ドライバを駆動して、ＬＣＤパネル２２３に信号を供給することができる。

図２２には、上記基準電圧発生回路４００の別の応用例が示される。

図２２に示される応用例は、アナログ／デジタル変換器ＡＤＣに向けられる。上記基準電圧発生回路４００で形成された基準電圧Ｖｒｅｆを基に、増幅回路Ａ１０と、出力ＭＯＳトランジスタＭ１０及び帰還抵抗Ｒ１０，Ｒ１１からなる電圧変換回路２２５にて所望電圧に変換し、最大電圧ＶＲＴと最小電圧ＶＲＢを形成し、それを抵抗分割回路により分割して複数の参照電圧を形成し、アナログ入力ＡＩＮとレベル比較してデジタル出力Ｄ０〜Ｄｎを形成する。この例では、基準電圧発生回路４００を内蔵するため、チップ外部から基準電圧Ｖｒｅｆを供給する必要がなくなる。

図２３には、上記基準電圧発生回路４００の別の応用例が示される。

図２３に示される応用例は、デジタル／アナログ変換器（ＤＡＣ）に向けられる。上記基準電圧発生回路４００で形成された基準電圧Ｖｒｅｆを基に、増幅回路Ａ１１と出力ＭＯＳトランジスタＭ１１及び帰還抵抗Ｒ１２からなる電圧−電流変換回路２３１にて所望の基準電流Ｉｒｅｆ（＝Ｖｒｅｆ／Ｒ１２）を形成し、かかる基準電流Ｉｒｅｆを基に２進の重みを持つ電流を形成し、それをデジタル入力信号Ｄ０〜Ｄｎに対応して合成して、抵抗素子に流すことによりアナログ出力電圧ＡＯＵＴを得ることができる。この応用例においても、基準電圧発生回路４００を内蔵するため、チップ外部から基準電圧Ｖｒｅｆを供給する必要がなくなる。

図２６、図２７、図２８には、上記基準電圧発生回路４００において使用可能なキャパシタの構成例が示される。

図２６に示されるのは、ｐ型ウェルｐｗｅｌ内の絶縁層ＳＩＧ上に、層間絶縁膜を挟んでポリシリコン層（ｐｏｉｙ Ｓｉ）を２層設け、ポリシリコン層を電極としてキャパシタを形成するものである。図２７に示されるのは、ＭＯＳ容量を利用するものであり、ｎ型ウェルｎｗｅｌ内のｐチャネルＭＯＳＦＥＴのゲート（ポリシリコン層）とソース、ドレイン間（ソースとドレインは短絡）の容量を用いるものである。ｎ型ウェルｎｗｅｌはウェル上のｎ^＋層を介して電源あるいはｐ−ｓｕｂより高い電位で安定化させられる。（ｎ−ｓｕｂ上のｐウェル内のｎチャネル型ＭＯＳトランジスタでも同様にＭＯＳ容量を構成可能である。図２６及び図２７の何れの容量素子もＣＭＯＳの標準プロセス（２重ウェルあるいは３重ウェル構造）で構成できる。また、図２８煮染めさっるように、正方形にパターニングされた２枚の金属膜２８１，２８２との間に薄いシリコン酸化膜を介在させるようにしてもキャパシタを形成することができる。

上記の例によれば、以下の作用効果を得ることができる。

（１）基準電圧発生回路４００のチップ占有面積の低減を図るために、抵抗素子として拡散抵抗素子を適用した場合において、バンドギャップ電圧を得るための拡散抵抗素子の基板電圧を基準電圧Ｖｒｅｆに応じて制御することにより、電源電圧Ｖｃｃの変化によって生ずる抵抗値変調効果を抑制することができるので、基準電圧Ｖｒｅｆの電源電圧Ｖｃｃ依存性を抑制することができる。

（２）基板電圧制御回路３００において、ダイオードＤＹＰ０，ＤＹＰ１が設けられることにより、基板電圧制御回路３００から出力される基板電圧制御電圧Ｖｓｕｂは、ｎチャネル型ＭＯＳトランジスタｍｎ２のドレイン・ソース間電圧Ｖｄｓ（ｏｎ）ｓａｔに、ダイオードＤＹＰ１の順方向電圧ＶＦ（ｄｙｐ１）が加算された電圧レベル（概ね０．７〜０．９Ｖ）にされ、それ以降は、電源電圧Ｖｃｃの変動にかかわらず、基板制御電圧Ｖｓｕｂは概ね０．７〜０．９Ｖに固定される。これにより、電源電圧Ｖｃｃの変動に伴う基板バイアス効果を抑えることができる。また、基板制御電圧Ｖｓｕｂが概ね０．７〜０．９Ｖとされることにより、拡散抵抗素子の内部に存在する寄生ダイオードの影響を阻止することができる。

（３）上記抵抗素子ＲＰＴ１，ＲＰＴ２の抵抗比は非対称、例えば１：１０に設定することにより、電源投入直後の電源電圧Ｖｃｃの立ち上がり時においてｎチャネル型ＭＯＳトランジスタｍｎｔ２よりもｎチャネル型ＭＯＳトランジスタｍｎｔ１のほうが早く導通され、ｎチャネル型ＭＯＳトランジスタｍｎｔ１がオン状態、ｎチャネル型ＭＯＳトランジスタｍｎｔ２がオフ状態にされるため、基板電圧制御回路３００における初期状態を容易に形成することができる。

（４）上記（１）〜（３）の作用効果を有する半導体集積回路装置においては、半導体集積回路装置の外部から基準電圧を取り込む必要が無い。また、半導体集積回路装置において、基板電圧制御回路３００のチップ占有面積の低減、及び基準電圧の精度向上を図ることができる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記の例では、基準電圧発生回路４００で使用される抵抗素子Ｒ１〜Ｒ４、ＲＰＴ１，ＲＰＴ２を拡散抵抗素子としたが、抵抗素子Ｒ３，Ｒ４についてのみ拡散抵抗素子とし、その他の抵抗素子は、図２４に示されるようなポリシリコン抵抗素子や、図２５に示されるようなウェル抵抗素子としても良い。図２４に示されるポリシリコン抵抗素子は、ｐ型ウェルｐｗｅｌ内の分離領域ＳＧＩ上に形成されたｐ^＋ポリシリコンの端子間の抵抗値（あるいはｎ型ウェルｎｗｅｌ内のＳＩＧ上に形成されたｎ^＋ポリシリコンの端子間の抵抗値）を利用するものであり、比較的小さな面積で高抵抗が得られ、抵抗の比精度も高くでき、２重ウェルあるいは３重ウェルＣＭＯＳ構造で形成できる。図２５に示されるウェル抵抗素子は、ｎ型のディープウェルｄｎｗｅｌ上に形成されたｐ型ウェルｐｗｅｌの端子間（端子はｐ^＋拡散層上に設ける）の抵抗値を利用するものであり、小さな面積で高抵抗が得られる。３重ウェルのＣＭＯＳ構造で形成できる。ｐ型ウェルｐｗｅｌは、上記ディープウェルｄｎｗｅｌと、その周囲に設けられたｎ型ウェルｎｗｅｌ及びｎ^＋領域により基板ｐ−ｓｕｂと電気的に分離されている。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である基準電圧発生回路に適用した場合について説明したが、各種電圧発生回路に広く適用することができる。

本発明は、電圧を形成するためのトランジスタを含むことを条件に適用することができる。

本発明にかかる電圧発生回路の一例とされる基準電圧発生回路の構成例回路図である。 上記基準電圧発生回路に含まれる基板電圧制御回路のシミュレーション結果を示す特性図である。 上記基準電圧発生回路に含まれる基板電圧制御回路のシミュレーション結果を示す特性図である。 上記基準電圧発生回路に含まれる拡散抵抗素子の構造説明図である。 上記基準電圧発生回路における主要部のレイアウトと素子構造説明図である。 上記基準電圧発生回路における主要部の別のレイアウトと素子構造説明図である。 上記基準電圧発生回路に含まれるｎｐｎ型バイポーラトランジスタのレイアウト説明図である。 上記基準電圧発生回路に含まれるｎｐｎ型バイポーラトランジスタの別のレイアウト説明図である。 上記基準電圧発生回路に含まれるｎｐｎ型バイポーラトランジスタの別のレイアウト説明図である。 上記基準電圧発生回路に含まれるｎｐｎ型バイポーラトランジスタの別のレイアウト説明図である。 上記基準電圧発生回路に含まれるｎｐｎ型バイポーラトランジスタの別のレイアウト説明図である。 上記基準電圧発生回路に含まれるｎｐｎ型バイポーラトランジスタの別のレイアウト説明図である。 上記基準電圧発生回路に含まれる差動増幅回路の構成例回路図である。 上記基準電圧発生回路に含まれる差動増幅回路の別の例回路図である。 上記電圧発生回路の別の構成例回路図である。 上記電圧発生回路の別の構成例回路図である。 上記電圧発生回路の別の構成例回路図である。 上記電圧発生回路の別の構成例回路図である。 上記電圧発生回路の別の構成例回路図である。 上記電圧発生回路の応用例回路図である。 上記電圧発生回路の別の応用例回路図である。 上記電圧発生回路の別の応用例回路図である。 上記電圧発生回路の別の応用例回路図である。 上記基準電圧発生回路に適用可能な抵抗素子の構造説明図である。 上記基準電圧発生回路に適用可能な抵抗素子の別の構造説明図である。 上記基準電圧発生回路に適用可能なキャパシタの構造説明図である。 上記基準電圧発生回路に適用可能なキャパシタの別の構造説明図である。 上記基準電圧発生回路に適用可能なキャパシタの別の構造説明図である。

符号の説明

１００ バンドギャップ回路
１９１ カレントミラー回路
２００ 差動増幅回路
３００ 基板電圧制御回路
４００ 基準電圧発生回路
Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗素子
ＲＰＴ１，ＲＰＴ２ 抵抗素子
Ｑ１，Ｑ２ ｎｐｎ型バイポーラトランジスタ
ｍｎｔ１，ｍｎｔ２，ｍｎｔ３ ｎチャネル型ＭＯＳトランジスタ
ＤＹＰ０，ＤＹＰ１ ダイオード

Claims (9)

1. エミッタに第１電流が流れるようにされた第１トランジスタと、
   上記第１トランジスタのエミッタの電流密度よりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタと、
   上記第１トランジスタのエミッタと第２トランジスタのエミッタとの間に結合され、拡散層を用いて構成された第１抵抗素子と、
   上記第２トランジスタのエミッタを回路のグランドの間に結合され、拡散層を用いて構成された第２抵抗素子と、
   上記第１トランジスタのコレクタ電圧と上記第２トランジスタのコレクタ電圧との差分に応じた基準電圧を形成するとともに、かかる基準電圧を上記第１トランジスタと第２トランジスタのベースに共通に帰還するための差動増幅回路と、を含み、
   上記基準電圧に呼応して上記第１抵抗素子及び上記第２抵抗素子のそれぞれの基板電圧を調整可能な基板電圧制御回路を設けたことを特徴とする電圧発生回路。
2. エミッタに第１電流が流れるようにされた第１トランジスタと、
   上記第１トランジスタのエミッタの電流密度よりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタと、
   上記第１トランジスタのエミッタと第２トランジスタのエミッタとの間に結合され、拡散層を用いて構成された第１抵抗素子と、
   上記第２トランジスタのエミッタを回路のグランドの間に結合され、拡散層を用いて構成された第２抵抗素子と、
   上記第１トランジスタのコレクタに結合された第３トランジスタ、及び上記第２トランジスタのコレクタに結合された第４トランジスタが結合されて成るカレントミラー回路と、
   上記カレントミラー回路に流れる電流に基づいて基準電圧を形成するとともに、かかる基準電圧を上記第１トランジスタと第２トランジスタのベースに共通に帰還するための第５トランジスタと、を含み、
   上記基準電圧に呼応して上記第１抵抗素子及び上記第２抵抗素子のそれぞれ基板電圧を調整可能な基板電圧制御回路を設けたことを特徴とする電圧発生回路。
3. 上記基板電圧制御回路は、第１論理状態と、それとは異なる第２論理状態とを有するフリップフロップ回路と、
   上記基準電圧に呼応して上記フリップフロップ回路の論理状態を変更するための第６トランジスタと、を含み、
   上記第１抵抗素子及び上記第２抵抗素子のそれぞれ基板電圧は、上記フリップフロップ回路の出力電圧によって同時に調整される請求項１又は２記載の電圧発生回路。
4. 上記フリップフロップ回路は、第７トランジスタと、
   上記第７トランジスタに結合された第８トランジスタと、
   上記第７トランジスタのドレイン電極に結合された第１ダイオードと、
   上記第１ダイオードを電源に結合するための第３抵抗素子と、
   上記第８トランジスタのドレイン電極に結合された第２ダイオードと、
   上記第２ダイオードを電源に結合するための第４抵抗素子と、を含み、
   上記第７トランジスタのドレイン電極と上記第８トランジスタのゲート電極とが結合され、上記第７トランジスタのゲート電極と上記第８トランジスタのドレイン電極とが結合されて成る請求項３記載の電圧発生回路。
5. 上記第２ダイオードと上記第４抵抗素子との直列接続ノードから、上記第１抵抗素子及び上記第２抵抗素子のそれぞれ基板電圧を調整可能な基板制御電圧が出力される請求項４記載の電圧発生回路。
6. 上記第６トランジスタは、上記基準電圧に呼応して上記第２ダイオードを介してグランドに電流を引き抜くことで、上記フリップフロップ回路の論理状態の変更を可能とする請求項４又は５記載の電圧発生回路。
7. 上記第３抵抗素子と上記第４抵抗素子との抵抗比が非対称とされた請求項５又は６記載の電圧発生回路。
8. 上記第３抵抗素子と上記第４抵抗素子との抵抗比は概ね１０：１とされ、
   電源投入直後の電源電圧の立ち上がり時において上記第８トランジスタよりも上記第７トランジスタのほうが早く導通されることで、上記第７トランジスタがオン状態、上記第８トランジスタがオフ状態にされ、
   上記電源電圧が回路の動作電圧に達した後には、上記記第６トランジスタによる電流引き抜きにより、上記第７トランジスタがオフ状態、上記第８トランジスタがオン状態にされることで、上記第１抵抗素子及び上記第２抵抗素子のそれぞれ基板電圧を調整可能な基板制御電圧が形成される請求項７記載の電圧発生回路。
9. 請求項１乃至８の何れか１項記載の電圧発生回路と、この電圧発生回路によって発生された基準電圧に基づいて動作される内部回路とが一つの半導体基板に形成された半導体集積回路装置。

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