JP2016130905A - 負基準電圧発生システムとその製造方法 - Google Patents

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Abstract

【課題】高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路を提供する。【解決手段】バンドギャップリフェレンスを用いて負基準電圧を発生する負基準電圧発生回路において、非反転入力端子、反転入力端子及び出力端子を有し、正側電源電圧と負側電源電圧で駆動される差動増幅器であって、上記出力端子から第1の抵抗を介して上記非反転入力端子に接続され、上記出力端子から第2の抵抗を介して上記反転入力端子に接続された差動増幅器と、上記差動増幅器の非反転入力端子に接続されたカソードと、接地されたアノードとを有する第1のダイオードと、所定の接続点に接続されたカソードと接地されたアノードとをそれぞれ有しかつ互いに並列接続された複数の第2のダイオードと、上記接続点と上記差動増幅器の反転入力端子との間に接続された第3の抵抗とを備える。【選択図】図1A

Description

本発明は、例えばNOR型フラッシュメモリに用いられ、負の基準電圧を発生する負基準電圧発生回路と、それを用いた負基準電圧発生システムに関する。
図7A及び図7Bはそれぞれ、従来例1に係るNOR型フラッシュメモリセルの縦断面図であって、最大電圧18Vあるいは10Vでファウラ−ノルドハイムのプログラム/消去動作を行うときに必要な電圧関係を示す図である。図7A及び図7Bにおいて、100は半導体基板、101はコントロールゲート、102はソース、103はドレイン、104はフローティングゲートである。
例えば、NOR型フラッシュメモリはランダムアクセスで高速パフォーマンスを必要としており、図7A及び図7Bに示すように、プログラム/消去動作のために、正の高電圧の代わりに、10Vなどの正の中間電圧及び−8Vなどの負の中間電圧が用いられる。これら正の中間電圧及び負の中間電圧を用いることにより、周辺回路のためのMOSトランジスタは高電圧トランジスタよりもより高いパフォーマンスを示す。これは、薄いゲート酸化膜及び短いゲート長を用いることができるためである。
正の電圧を発生するために、バンドギャップリファレンス(BGR)電圧発生回路が一般によく用いられており、例えばNAND型フラッシュメモリの周辺回路において用いられている。
米国出願公開第2012/0218032号明細書 特開2009−016929号公報 特開2009−074973号公報 米国出願公開第2008/0018318明細書
しかしながら、負電圧を発生するためには、上記のような負電圧を発生するBGR電圧発生回路ではなく、図8及び図9のように上記の正電圧のBGR電圧発生回路を用いて負電圧基準を発生しているのが一般的である。
図8は特許文献1において開示されている、従来例2に係る負電圧発生器2の構成を示す回路図である。図8において、負電圧発生器2は、抵抗R21,R22と、差動増幅器20と、チャージポンプ21とを備えて構成される。ここで、Vddは正の電源電圧であり、Vssは接地電圧であり、抵抗R21に印加される正の電源電圧Vppは正基準電圧PVrefに従ってレギュレートされる。図8の負電圧発生器2によって発生される負電圧Vnegは次式で表される。
Vneg=−R22/R21×Vpp+(1+R22/R21)×PVref (1)
図9は特許文献2及び3において開示されている、従来例3に係る負電圧発生回路の構成を示す回路図である。図9において、負電圧発生回路は、差動増幅器31,32と、PチャンネルMOSトランジスタ(以下、PMOSトランジスタという。)P31,P32と、抵抗R31,R32と、チャージポンプ33とを備えて構成される。ここで、Vddは正の電源電圧であり、Vssは接地電圧である。また、PMOSトランジスタP31,P32はカレントミラー回路を構成し、それぞれ抵抗R31,R32に対して同一の基準電流Irefを流す。図9の負電圧発生回路によって発生される負電圧Vnegは次式で表される。
Vneg=−Iref×R32+PVref (2)
Iref=PVref/R31 (3)
しかし、もし負基準電圧NVrefを用いることができれば、より正確な負電圧Vnegを発生することができ、回路構成も簡単になると考えられる。負電圧Vneg=−10Vを発生するために、もし負基準電圧NVref=−1.0V±0.1Vであるならば、負電圧Vnegは−10V±1Vと誤差10倍で制御されるので、当該負電圧発生回路はBGR電圧発生回路と同様の正確さ±0.01Vを必要とする。
図10はこの概念を用いた負電圧発生回路の構成例を示す回路図であり、正の基準電圧を用いた正の昇圧電圧発生回路の構成と同じである。図10の負電圧発生回路は、抵抗R41,R42と、差動増幅器41と、チャージポンプ42とを備えて構成される。図10において、分圧回路を構成する抵抗R41,R42は2つのキャパシタの直列回路で置き換えることができる。ここで、図10の負電圧発生回路によって発生される負電圧は次式で表される。
Vneg=(R42/R41+1)×NVref (4)
問題はこの負基準電圧NVrefを精度良く発生する回路の実現であり、図11は従来例4に係る負基準電圧発生回路の構成を示す回路図である。図11の負基準電圧発生回路は、正基準電圧PVrefに基づいて基準電流Irefを発生する電流源50と、抵抗R51,R52と、NチャンネルMOSトランジスタ(以下、NMOSトランジスタという。)N51,N52とを備えて構成される。図11の負基準電圧発生回路により発生される負基準電圧NVrefは次式で表される。
NVref=−Iref×R52 (5)
図12は従来例5に係る負基準電圧発生回路の構成を示す回路図である。図12の負基準電圧発生回路は、抵抗R61,R62と、差動増幅器60とを備えて構成される。図12の負基準電圧発生回路により発生される負基準電圧NVrefは次式で表される。
NVref=−PVref×R62/R61 (6)
以上の従来例に係る制御回路では、負基準電圧は正基準電圧PVrefから得られ、正基準電圧PVrefの精度に加えていくらかの誤差が加わるという問題点があった。当該従来例に係る制御回路は以下の2つのタイプに分類される。
(タイプ1(図11))正基準電圧PVrefから基準電流Irefを発生して、基準電流Irefに基づいて負基準電圧NVrefをIref・Rとして発生する(例えば特許文献4参照)。この場合、カレントミラーを使用するので、動作条件が全く同じではないので、さらに誤差が加わり、さらに余分な差動増幅器のオフセットが加わることになる。
(タイプ2(図12))正基準電圧PVrefと、負基準電圧NVrefとの比較する回路であって、アンテナ電源からの正基準電圧PVrefを用いて反転した負基準電圧NVrefを発生する。この場合は、正基準電圧PVrefを電源として使うので、その発生での誤差及び電流を引くことによる電圧降下の誤差が加わる。
図13は比較例1に係るBGR型正基準電圧発生回路の構成を示す回路図である。図13において、比較例1に係るBGR型正基準電圧発生回路は、
(1)オペアンプである差動増幅器1と、
(2)差動増幅器1の出力端子と非反転入力端子との間に接続される帰還抵抗Rcと、
(3)差動増幅器1の出力端子と反転入力端子との間に接続される帰還抵抗Rcと、
(4)差動増幅器1の非反転入力端子に接続されたアノードと、接地されたカソードとを有するダイオードDcと、
(5)差動増幅器1の反転入力端子に抵抗Rbを介して接続されたアノードと、接地されたカソードとをそれぞれ有し、互いに並列に接続された複数m個のダイオードD1〜Dmとを備えて構成される。
以上のように構成された、比較例1に係るBGR型正基準電圧発生回路は差動増幅器1の出力端子から正基準電圧Vbgrを発生して出力する。
図14Aは比較例2に係るBGR型正基準電圧発生回路の構成を示す回路図であり、図14Bは図14AのBGR型正基準電圧発生回路の各PNP型トランジスタの構造を示す縦断面図である。図14Aにおいて、比較例2に係るBGR型正基準電圧発生回路は、図13のBGR型正基準電圧発生回路に比較して、以下の点が異なる。
(1)ダイオードDcに代えて、ダイオード接続されたPNP型トランジスタQcを備えたこと。
(2)ダイオードD1〜Dmの並列回路に代えて、互いに並列に接続され、各単独でダイオード接続された複数m個のPNP型トランジスタQ1〜Qmを備えた。
図14Bにおいて、P型半導体基板10においてリンなどのN型不純物を注入してNウェル11を形成し、エミッタE、ベースB、及びコレクタCを有するPNP型トランジスタを形成する。
以上のように構成された、比較例2に係るBGR型正基準電圧発生回路は、比較例1と同様に、差動増幅器1の出力端子から正基準電圧Vbgrを発生して出力する。
しかしながら、比較例1及び2に係るBGR型正基準電圧発生回路では、負基準電圧を発生することはできないという問題点があった。
本発明の目的は以上の問題点を解決し、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供することにある。
本発明に係る負基準電圧発生回路は、バンドギャップリフェレンスを用いて負基準電圧を発生する負基準電圧発生回路において、
非反転入力端子、反転入力端子及び出力端子を有し、正側電源電圧と負側電源電圧で駆動される差動増幅器であって、上記出力端子から第1の抵抗を介して上記非反転入力端子に接続され、上記出力端子から第2の抵抗を介して上記反転入力端子に接続された差動増幅器と、
上記差動増幅器の非反転入力端子に接続されたカソードと、接地されたアノードとを有する第1のダイオードと、
所定の接続点に接続されたカソードと接地されたアノードとをそれぞれ有しかつ互いに並列接続された複数の第2のダイオードと、
上記接続点と上記差動増幅器の反転入力端子との間に接続された第3の抵抗とを備えたことを特徴とする。
上記負基準電圧発生回路において、半導体基板にP型不純物を注入してPウェルを形成し、当該Pウェルの中央部にN+不純物領域を形成してカソードを形成し、当該カソードを取り囲む位置にP+不純物領域を形成してアノードを形成することで、上記第1のダイオード及び上記複数の第2のダイオードを構成したことを特徴とする。
ここで、上記第1のダイオード及び上記複数の第2のダイオードの外側に位置する上記半導体基板にP+不純物領域を形成することで基板タップを構成したことを特徴とする。
上記負基準電圧発生回路において、半導体基板にN型不純物を注入してNウェルを形成し、当該Nウェルにおいて、P型不純物を注入してPウェルを形成し、当該Pウェルの中央部にN+不純物領域を形成してカソードを形成し、当該カソードを取り囲む位置にP+不純物領域を形成してアノードを形成することで、上記第1のダイオード及び上記複数の第2のダイオードを構成したことを特徴とする。
ここで、上記NウェルにN+不純物領域を形成することで第1の基板タップを構成し、上記半導体基板にP+不純物領域を形成ることで第2の基板タップを構成したことを特徴とする。
上記負基準電圧発生回路において、上記第1のダイオード及び上記複数の第2のダイオードは、トリプルウェル構造を有するNPN型トランジスタのベース−エミッタ間のダイオードで構成されたことを特徴とする。
ここで、半導体基板にN型不純物を注入してNウェルを形成し、当該Nウェルにおいて、P型不純物を注入してPウェルを形成し、当該Pウェルの中央部にN+不純物領域を形成してエミッタを形成し、当該エミッタを取り囲む位置にP+不純物領域を形成してベースを形成することで、上記第1のダイオード及び上記複数の第2のダイオードを構成し、さらに、上記ベースを取り囲む位置にN+不純物領域を形成してコレクタを形成することで上記NPN型トランジスタを構成したことを特徴とする。
また、上記NウェルにN+不純物領域を形成することで第1の基板タップを構成し、上記半導体基板にP+不純物領域を形成ることで第2の基板タップを構成したことを特徴とする。
上記負基準電圧発生回路において、上記差動増幅器の正側電源端子には、所定の正電源電圧Vdd又は接地電圧が印加され、
上記差動増幅器の負側電源端子には、所定の負電源電圧Vnnが印加されることを特徴とする。
また、上記負基準電圧発生回路において、上記差動増幅器は、P型半導体基板に形成されたNウェル上にPウェルを形成し、当該Pウェルに、電極用複数の不純物領域を形成して構成されたトリプルウェル構造を有する複数のNMOSトランジスタを含むことを特徴とする。
ここで、上記Nウェルには、所定の正電源電圧Vdd又は接地電圧が印加されてバイアスされることを特徴とする。
第2の発明に係る負基準電圧発生システムは、
上記負基準電圧発生回路と、
チャージポンプで構成され、所定の負電源電圧を発生して負側電源電圧として上記負基準電圧発生回路に供給する負電圧発生回路とを備えたことを特徴とする。
上記負基準電圧発生システムにおいて、上記負電圧発生回路から出力される負電源電圧に基づいて、所定の基準電圧を用いて、上記負電源電圧の変動が小さくなるように上記負電源電圧を制御する制御回路をさらに備えたことを特徴とする。
また、上記負基準電圧発生システムにおいて、上記負電圧発生回路から出力される負電源電圧に基づいて、上記負基準電圧発生回路から出力される負基準電圧を基準電圧として用いて、上記負電源電圧の変動が小さくなるように上記負電源電圧を制御する制御回路をさらに備えたことを特徴とする。
従って、本発明に係る負基準電圧発生回路及び負基準電圧発生システムによれば、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供できる。
実施形態1に係るBGR型負基準電圧発生回路の構成を示す回路図である。 図1AのBGR型負基準電圧発生回路のダイオードD1〜Dm,Dcの構造例を示す縦断面図である。 図1AのBGR型負基準電圧発生回路のダイオードD1〜Dm,Dcをトリプルウェル構造で作製する場合の例を示す縦断面図である。 実施形態2に係るBGR型負基準電圧発生回路の構成を示す回路図である。 図2AのBGR型負基準電圧発生回路のNPN型トランジスタQ1〜Qm,Qcのトリプルウェル構造を示す縦断面図である。 実施形態3に係る、負電圧で動作する差動増幅器1の構成例を示す回路図である。 図3Aの差動増幅器1の各MOSトランジスタの構造を示す縦断面図である。 実施形態4に係る負基準電圧発生システムの構成例を示すブロック図である。 実施形態5に係る負基準電圧発生システムの構成例を示すブロック図である。 実施形態6に係る負基準電圧発生システムの構成例を示すブロック図である。 従来例1に係るNOR型フラッシュメモリセルの縦断面図であって、最大電圧18Vでファウラ−ノルドハイムのプログラム/消去動作を行うときに必要な電圧関係を示す図である。 従来例1に係るNOR型フラッシュメモリセルの縦断面図であって、最大電圧10Vでファウラ−ノルドハイムのプログラム/消去動作を行うときに必要な電圧関係を示す図である。 従来例2に係る負電圧発生回路の構成を示す回路図である。 従来例3に係る負電圧発生回路の構成を示す回路図である。 負基準電圧を用いた負電圧発生回路の構成例を示す回路図である。 従来例4に係る負基準電圧発生回路の構成を示す回路図である。 従来例5に係る負基準電圧発生回路の構成を示す回路図である。 比較例1に係るBGR型正基準電圧発生回路の構成を示す回路図である。 比較例2に係るBGR型正基準電圧発生回路の構成を示す回路図である。 図14AのBGR型正基準電圧発生回路の各PNP型トランジスタの構造を示す縦断面図である。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
図1Aは実施形態1に係るBGR型負基準電圧発生回路の構成を示す回路図である。図1Aにおいて、実施形態1に係るBGR型負基準電圧発生回路は、
(1)正電源電圧Vddと負電源電圧Vnnとがそれぞれ正側電源端子、負側電源端子を介して供給されたオペアンプである差動増幅器1と、
(2)差動増幅器1の出力端子と非反転入力端子との間に接続される帰還抵抗Rcと、
(3)差動増幅器1の出力端子と反転入力端子との間に接続される帰還抵抗Rcと、
(4)差動増幅器1の非反転入力端子に接続されたカソードと、接地されたアノードとを有するダイオードDcと、
(5)差動増幅器1の反転入力端子に抵抗Rbを介して接続されたカソードと、接地されたアノードとをそれぞれ有し、互いに並列に接続された複数m個のダイオードD1〜Dmとを備えて構成される。
ここで、抵抗Rc,Rc,Rbは例えばポリシリコン抵抗などの抵抗で構成される。
以上のように構成された、実施形態1に係るBGR型負基準電圧発生回路は差動増幅器1の出力端子から負基準電圧Vbgrを発生して出力する。当該BGR型負基準電圧発生回路は、一般的な図13のBGR型正基準電圧発生回路に基づいて形成されるが、負電源電圧Vnnを必要とする。従って、負基準電圧を発生する負電圧チャージポンプ回路とともに設ける必要がある。
図1Bは図1AのBGR型負基準電圧発生回路のダイオードD1〜Dm,Dcの構造例を示す縦断面図である。図13の正基準電圧のBGR型負基準電圧発生回路はPウェルではなくてNウェルとなるので、必ず図14のようなPNP型トランジスタのベース・エミッタ間の寄生ダイオードを使用する形になるが、本例においては単純なダイオード構成で作製できる。図1Bにおいて、P型半導体基板10に例えばボロンなどのP型不純物を注入してPウェル11を形成する。Pウェル11は必ずしも必要ではないが、アノードA、カソードK間の抵抗を減少できる。また、一般にアノードA及び基板タップGNDはカソードKを取り囲むように形成される。
なお、図1BのPウェル12にN+不純物を注入することでN+不純物領域13を形成してカソードKを構成し、P+不純物を注入することでP+不純物領域14を形成してアノードAを構成する。また、P型半導体基板10にP+不純物を注入することでP+不純物領域16を形成して基板タップGNDを構成する。さらに、各端子間はSTI(Shallow Trench Isolation)構造の絶縁領域17にて分離される。
図1Cは図1AのBGR型負基準電圧発生回路のダイオードD1〜Dm,Dcをトリプルウェル構造で作製する場合の例を示す縦断面図である。P型半導体基板10に例えばリンなどのN型不純物を注入してNウェル11を形成し、その上に例えばボロンなどのP型不純物を注入してPウェル12を形成することでトリプルウェル構造を形成し、Pウェル12において、N+不純物を注入することでN+不純物領域13を形成しかつ電極を接続してカソードKとし、Pウェル12において、P+不純物を注入することでP+不純物領域14を形成しかつ電極を接続してアノードAとする。また、Nウェル11において、N+不純物を注入することでN+不純物領域15を形成しかつ当該不純物領域15に接続される電極を基板タップGNDに接続する。さらに、P型半導体基板10において、P+不純物を注入することでP+不純物領域16を形成しかつ当該不純物領域16に接続された電極を基板タップGNDに接続する。ここで、P+不純物領域14はN+不純物領域13に接してかつ取り囲むように形成する。すなわち、カソードKをアノードAで取り囲むように形成する。これは、N+不純物領域13をエミッタ、Pウェル12をベース、そしてNウェル11をコレクタとする寄生NPN型トランジスタの効果を最小にするためである。
図1AのBGR型負基準電圧発生回路において、抵抗Rbに流れる帰還電流をIfとし、各ダイオードD1〜Dmのカソード電圧をVdとすると、差動増幅器1から出力される負基準電圧Vbgrは次式で表される。
Vbgr=If×(Rc+Rb)+Vd (7)
ここで、ダイオード電流If及びカソード電圧Vdは次式で表される。
If=kT/q×(1/Rb)×Ln(m)
Vd=kT/q×Ln(If/Is/m)
ここで、kはボルツマン定数、Tは絶対温度、qは素電荷、Isはダイオードの逆飽和電流である。
このとき、次式を満たせば、温度依存性は除去できる。
Figure 2016130905
以上説明したように、実施形態1によれば、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路を提供することができる。
実施形態2.
図2Aは実施形態2に係るBGR型負基準電圧発生回路の構成を示す回路図である。実施形態2に係るBGR型負基準電圧発生回路は、実施形態1に係るBGR型負基準電圧発生回路に比較して以下の点が異なる。
(1)ダイオードDcに代えて、ダイオード接続されたNPN型トランジスタQcを備えた。
(1)ダイオードD1〜Dmに代えて、それぞれダイオード接続されたNPN型トランジスタQ1〜Qmを備えた。
図2Bは図2AのBGR型負基準電圧発生回路のNPN型トランジスタQ1〜Qm,Qcのトリプルウェル構造を示す縦断面図である。各NPN型トランジスタQ1〜Qm,Qcは、例えば図2Bに示すような構造を有する。図2Bにおいて、P型半導体基板10において例えばリンなどのN型不純物を注入することでNウェル11を形成し、その上に、例えばボロンなどのP型不純物を注入することでPウェル12を形成する。さらに、Pウェル12において、N+不純物を注入することでN+不純物領域13を形成しかつ電極を接続してエミッタとし、Pウェル12において、P+不純物を注入することでP+不純物領域14を形成しかつ電極を接続してベースとする。また、Nウェル11において、N+不純物を注入することでN+不純物領域15を形成しかつ電極を接続してコレクタとする。さらに、P型半導体基板10においてP+不純物を注入することでP+不純物領域16を形成しかつ電極を形成して接地接続用基板タップとする。以上により、各NPN型トランジスタQ1〜Qm,Qcを形成することができる。
以上のように構成されたBGR型負基準電圧発生回路においては、図2Bから明らかなように各NPN型トランジスタQ1〜Qm,Qcのベース−コレクタ−基板間において同様に寄生PNP型トランジスタが形成されるため、当該寄生トランジスタに電流が流れる可能性があるので注意が必要である。本実施形態ではベースB、コレクタC及び基板P−subはすべて0V(GND)なので心配はないが、エミッタEの周囲をベースB、コレクタC及び基板タップで取り囲むように形成するのが好ましい。なお、一般にこれら各端子間はSTI(Shallow Trench Isolation)構造の絶縁領域17にて分離される。
以上説明したように、実施形態2によれば、実施形態1と同様に動作し、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路を提供することができる。
実施形態3.
図3Aは実施形態3に係る、負電圧で動作する差動増幅器1の構成例を示す回路図である。図3Aにおいて、差動増幅器1はオペアンプであって、MOSトランジスタM1〜M8と、バイアス抵抗Rbiasと、位相補償キャパシタCcと、入力端子T1,T2と、出力端子T3とを備えて構成される。差動増幅器1の正電源電圧端子は接地電圧Vssに設定され(図1Aや図2Aのように正電源電圧Vddであってもよい)、差動増幅器1は、非反転入力端子T1及び反転入力端子T2に入力される差動入力電圧を差動増幅して出力端子T3から出力する。ここで、Vssは接地電圧であり、Vnnは所定の負電圧である。
実施形態1及び2において用いる差動増幅器1は負電源電圧Vnnで動作させる必要があり、初期の負電源電圧Vnn及びBGR出力電圧は接地レベル(Vssレベル)である。このとき、負電源電圧Vnnは例えばチャージポンプから供給されるから、動作起動時に発生するノイズによりラッチアップなどの現象を回避させることが重要となる。
図3Bは図3Aの差動増幅器1の各MOSトランジスタのトリプルウェル構造を示す縦断面図である。図3Bにおいて、右側のMOSトランジスタはPMOSトランジスタM1,M2,M5〜M7であり、左側のMOSトランジスタはNMOSトランジスタM3,M4,M8であり、PMOSトランジスタM1,M2,M5〜M7の深いNウェル11と、NMOSトランジスタM3,M4,M8のNウェル11dとを正電源電圧Vddにバイアスする。これにより、負電源電圧Vnnが例えばチャージポンプから供給されるときに、動作起動時に発生するノイズによりラッチアップなどの現象を防止することができる。
実施形態4.
図4は実施形態4に係る負基準電圧発生システムの構成例を示すブロック図である。実施形態1又は2に係るBGR型負基準電圧発生回路は、負電源電圧Vnnを必要とするので、正電源電圧Vddから発生させる必要がある。図4において、実施形態4に係る負基準電圧発生システムは、負電圧発生回路71と、例えば実施形態1又は2に係るBGR型負基準電圧発生回路72とを備えて構成される。ここで、負電圧発生回路71は出力電圧コントローラを備えず、正電源電圧Vddで駆動された一段のチャージポンプ又はスイッチドキャパシタコンバータにより−Vdd付近の負電圧を発生することができる。
実施形態5.
図5は実施形態5に係る負基準電圧発生システムの構成例を示すブロック図である。実施形態5に係る負基準電圧発生システムは、負電圧発生回路71と例えば実施形態1又は2に係るBGR型負基準電圧発生回路72とに加えて、抵抗R1,R2にてなる抵抗分圧回路73と、例えばオペアンプにてなる差動増幅器74とをさらに備えたことを特徴とする。ここで、抵抗R2の他端には電源電圧Vdfの電圧源が接続され、差動増幅器74の反転入力端子には基準電圧Vrefの基準電圧源が接続され、各電圧Vdf,Vrefは以下の電圧を使用できる。
(1)Vdf=正電源電圧Vdd、もしくは、
例えば図13又は図14Aの正基準電圧発生回路により発生された正基準電圧PVref
(2)Vref=例えば図13又は図14Aの正基準電圧発生回路により発生された正基準電圧PVref、もしくは、0V(Vss)
なお、差動増幅器74の電源電圧は、正電源電圧Vdd及び接地電圧Vssを用いる。
図5において、負電圧検出回路71からの負電源電圧Vnnと、電圧Vdfとの間の電圧を、抵抗分圧回路73にて分圧され、分圧された電圧は差動増幅器74の非反転入力端子に印加される。差動増幅器74の反転入力端子には基準電圧Vrefが印加され、差動増幅器74は入力される2つの電圧差を示す電圧を負電圧発生回路71に出力する。負電圧発生回路71は入力される上記電圧差に応じて負電源電圧Vnnを発生して出力する。以上のように構成することで、差動増幅器74は負電圧発生回路71に対してフィードバック制御することで、負電源電圧Vnnの変動を抑圧することができる。
実施形態6.
図6は実施形態6に係る負基準電圧発生システムの構成例を示すブロック図である。実施形態6に係る負基準電圧発生システムは、実施形態5に係る負基準電圧発生システムに比較して、以下の点が異なる。
(1)差動増幅器74の反転入力端子に印加される基準電圧Vrefに代えて、BGR型負基準電圧発生回路72から出力される負基準電圧Vbgrを用いる。
(2)差動増幅器74の電源電圧Vp/Vnは、電圧Vdd/Vss、電圧Vss/Vnn、もしくは電圧Vdd/Vnnを用いることができる。
以上のように構成することで、負基準電圧Vbgrを差動増幅器74の基準電圧として用い、差動増幅器74は負電圧発生回路71に対してフィードバック制御することで、負電源電圧Vnnの変動を抑圧することができる。
実施形態の効果.
以上説明したように、本実施形態に係る負基準電圧発生回路及びそれを用いた負基準電圧発生システムによれば、従来技術に比較して、温度変化に対してきわめて正確で高精度の負基準電圧を発生することができ、しかも回路構成が簡単であるという特有の効果を有する。
以上詳述したように、本発明に係る負基準電圧発生回路及び負基準電圧発生システムによれば、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供できる。本発明に係る負基準電圧発生回路及び負基準電圧発生システムは、例えばNOR型フラッシュメモリなどの不揮発性記憶装置、もしくは、ダイナミックランダムアクセスメモリ(DRAM)等に適用することができる。
1…差動増幅器、
10…P型半導体基板、
11…Nウェル、
11d…深いNウェル、
12…Pウェル、
13,13a,13b,14,15,16…不純物領域、
17…絶縁領域、
71…負電圧発生回路、
72…BGR回路、
73…抵抗分圧回路、
74…演算増幅器、
D1〜Dm,Dc…ダイオード、
M1〜M8…MOSトランジスタ、
Q1〜Qm,Qc…NPN型トランジスタ、
R1,R2,Rb,Rc,Rbias…抵抗、
T1,T2…入力端子、
T3…出力端子。
If=kT/q×(1/Rb)×ln(m)
Vd=kT/q×ln(If/Is/m)
Figure 2016130905

Claims (14)

  1. バンドギャップリフェレンスを用いて負基準電圧を発生する負基準電圧発生回路において、
    非反転入力端子、反転入力端子及び出力端子を有し、正側電源電圧と負側電源電圧で駆動される差動増幅器であって、上記出力端子から第1の抵抗を介して上記非反転入力端子に接続され、上記出力端子から第2の抵抗を介して上記反転入力端子に接続された差動増幅器と、
    上記差動増幅器の非反転入力端子に接続されたカソードと、接地されたアノードとを有する第1のダイオードと、
    所定の接続点に接続されたカソードと接地されたアノードとをそれぞれ有しかつ互いに並列接続された複数の第2のダイオードと、
    上記接続点と上記差動増幅器の反転入力端子端子との間に接続された第3の抵抗とを備えたことを特徴とする負基準電圧発生回路。
  2. 半導体基板にP型不純物を注入してPウェルを形成し、当該Pウェルの中央部にN+不純物領域を形成してカソードを形成し、当該カソードを取り囲む位置にP+不純物領域を形成してアノードを形成することで、上記第1のダイオード及び上記複数の第2のダイオードを構成したことを特徴とする請求項1記載の負基準電圧発生回路。
  3. 上記第1のダイオード及び上記複数の第2のダイオードの外側に位置する上記半導体基板にP+不純物領域を形成することで基板タップを構成したことを特徴とする請求項2記載の負基準電圧発生回路。
  4. 半導体基板にN型不純物を注入してNウェルを形成し、当該Nウェルにおいて、P型不純物を注入してPウェルを形成し、当該Pウェルの中央部にN+不純物領域を形成してカソードを形成し、当該カソードを取り囲む位置にP+不純物領域を形成してアノードを形成することで、上記第1のダイオード及び上記複数の第2のダイオードを構成したことを特徴とする請求項1記載の負基準電圧発生回路。
  5. 上記NウェルにN+不純物領域を形成することで第1の基板タップを構成し、上記半導体基板にP+不純物領域を形成ることで第2の基板タップを構成したことを特徴とする請求項4記載の負基準電圧発生回路。
  6. 上記第1のダイオード及び上記複数の第2のダイオードは、トリプルウェル構造を有するNPN型トランジスタのベース−エミッタ間のダイオードで構成されたことを特徴とする請求項1記載の負基準電圧発生回路。
  7. 半導体基板にN型不純物を注入してNウェルを形成し、当該Nウェルにおいて、P型不純物を注入してPウェルを形成し、当該Pウェルの中央部にN+不純物領域を形成してエミッタを形成し、当該エミッタを取り囲む位置にP+不純物領域を形成してベースを形成することで、上記第1のダイオード及び上記複数の第2のダイオードを構成し、さらに、上記ベースを取り囲む位置にN+不純物領域を形成してコレクタを形成することで上記NPN型トランジスタを構成したことを特徴とする請求項6記載の負基準電圧発生回路。
  8. 上記NウェルにN+不純物領域を形成することで第1の基板タップを構成し、上記半導体基板にP+不純物領域を形成ることで第2の基板タップを構成したことを特徴とする請求項7記載の負基準電圧発生回路。
  9. 上記差動増幅器の正側電源端子には、所定の正電源電圧Vdd又は接地電圧が印加され、
    上記差動増幅器の負側電源端子には、所定の負電源電圧Vnnが印加されることを特徴とする請求項1〜8のうちのいずれか1つに記載の負基準電圧発生回路。
  10. 上記差動増幅器は、P型半導体基板に形成されたNウェル上にPウェルを形成し、当該Pウェルに、電極用複数の不純物領域を形成して構成されたトリプルウェル構造を有する複数のNMOSトランジスタを含むことを特徴とする請求項1〜9のうちのいずれか1つに記載の負基準電圧発生回路。
  11. 上記Nウェルには、所定の正電源電圧Vdd又は接地電圧が印加されてバイアスされることを特徴とする請求項10記載の負基準電圧発生回路。
  12. 請求項1〜11のうちのいずれか1つに記載の負基準電圧発生回路と、
    チャージポンプで構成され、所定の負電源電圧を発生して負側電源電圧として上記負基準電圧発生回路に供給する負電圧発生回路とを備えたことを特徴とする負基準電圧発生システム。
  13. 上記負電圧発生回路から出力される負電源電圧に基づいて、所定の基準電圧を用いて、上記負電源電圧の変動が小さくなるように上記負電源電圧を制御する制御回路をさらに備えたことを特徴とする請求項12記載の負基準電圧発生システム。
  14. 上記負電圧発生回路から出力される負電源電圧に基づいて、上記負基準電圧発生回路から出力される負基準電圧を基準電圧として用いて、上記負電源電圧の変動が小さくなるように上記負電源電圧を制御する制御回路をさらに備えたことを特徴とする請求項12記載の負基準電圧発生システム。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021111994A1 (ja) * 2019-12-06 2021-06-10 ローム株式会社 基準電圧生成回路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553506B1 (en) * 2015-10-15 2017-01-24 Sandisk Technologies Llc Charge pump strength calibration and screening in circuit design
CN110348432A (zh) * 2018-04-01 2019-10-18 印芯科技股份有限公司 光学识别模块
KR102674619B1 (ko) * 2018-07-11 2024-06-13 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10606292B1 (en) 2018-11-23 2020-03-31 Nanya Technology Corporation Current circuit for providing adjustable constant circuit
CN110333752A (zh) * 2019-08-06 2019-10-15 南京微盟电子有限公司 一种恒定功率线性稳压器
CN114967819B (zh) * 2022-08-01 2022-10-25 苏州悉芯射频微电子有限公司 基于soi工艺的带隙基准电路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5896317A (ja) * 1981-12-02 1983-06-08 Oki Electric Ind Co Ltd 基準電圧発生回路
JPH0816267A (ja) * 1994-06-29 1996-01-19 Nec Corp 定電圧回路
JP2004350290A (ja) * 2003-05-20 2004-12-09 Toshiba Corp バンドギャップ電圧基準発生器回路、熱検知回路、及び集積回路
JP2005184455A (ja) * 2003-12-19 2005-07-07 Mitsubishi Electric Corp 電圧発生回路
JP2006286678A (ja) * 2005-03-31 2006-10-19 Renesas Technology Corp 半導体集積回路装置
US20090243709A1 (en) * 2005-08-04 2009-10-01 Micron Technology, Inc. Devices, systems, and methods for generating a reference voltage
JP2014115861A (ja) * 2012-12-11 2014-06-26 Sony Corp バンドギャップリファレンス回路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030042938A1 (en) 2001-09-06 2003-03-06 Shvarts Emanuil Y. Equivalent shottky or emanuil shvarts diode (ESD)
US20070052473A1 (en) * 2005-09-02 2007-03-08 Standard Microsystems Corporation Perfectly curvature corrected bandgap reference
US7479775B2 (en) 2006-07-18 2009-01-20 Etron Technology, Inc. Negative voltage generator
JP2009016929A (ja) 2007-06-29 2009-01-22 Toshiba Corp 負電圧検知回路及びこの負電圧検知回路を用いた半導体集積回路装置
JP2009020641A (ja) 2007-07-11 2009-01-29 Panasonic Corp 出力回路
US7639059B1 (en) 2007-09-12 2009-12-29 National Semiconductor Corporation Fast settling reference voltage buffer with wide reference range
JP4660526B2 (ja) 2007-09-21 2011-03-30 株式会社東芝 負電圧検知回路を備えた半導体集積回路
CN101930248B (zh) 2009-06-25 2013-06-12 上海华虹Nec电子有限公司 可调负电压基准电路
US8461910B2 (en) 2011-02-24 2013-06-11 Rf Micro Devices, Inc. High efficiency negative regulated charge-pump
US9391159B2 (en) * 2012-04-03 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Triple well isolated diode and method of making
CN103532371A (zh) * 2012-07-03 2014-01-22 鸿富锦精密工业(深圳)有限公司 负电压产生电路
US8786324B1 (en) 2013-05-13 2014-07-22 Via Technologies, Inc. Mixed voltage driving circuit

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5896317A (ja) * 1981-12-02 1983-06-08 Oki Electric Ind Co Ltd 基準電圧発生回路
JPH0816267A (ja) * 1994-06-29 1996-01-19 Nec Corp 定電圧回路
JP2004350290A (ja) * 2003-05-20 2004-12-09 Toshiba Corp バンドギャップ電圧基準発生器回路、熱検知回路、及び集積回路
JP2005184455A (ja) * 2003-12-19 2005-07-07 Mitsubishi Electric Corp 電圧発生回路
JP2006286678A (ja) * 2005-03-31 2006-10-19 Renesas Technology Corp 半導体集積回路装置
US20090243709A1 (en) * 2005-08-04 2009-10-01 Micron Technology, Inc. Devices, systems, and methods for generating a reference voltage
JP2014115861A (ja) * 2012-12-11 2014-06-26 Sony Corp バンドギャップリファレンス回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021111994A1 (ja) * 2019-12-06 2021-06-10 ローム株式会社 基準電圧生成回路
US11940823B2 (en) 2019-12-06 2024-03-26 Rohm Co., Ltd. Reference voltage generation circuit

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