JPS5896317A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS5896317A JPS5896317A JP19278881A JP19278881A JPS5896317A JP S5896317 A JPS5896317 A JP S5896317A JP 19278881 A JP19278881 A JP 19278881A JP 19278881 A JP19278881 A JP 19278881A JP S5896317 A JPS5896317 A JP S5896317A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＳｔ半導体のバンド・ギャップ電圧を用いた基
準電圧発生回路に関するものである。
準電圧発生回路に関するものである。
Ｓｔ半導体のバンド・ギャップ電圧を用いた従来の基準
電圧発生回路を第１図に示す。第１図において１０１．
１０２はＮＰＮ ）ランジスタ、１０３゜１０４．１０
５，１０６は抵抗、１０７は差動増幅器、１０８は電源
端子、１０９は接地端子。
電圧発生回路を第１図に示す。第１図において１０１．
１０２はＮＰＮ ）ランジスタ、１０３゜１０４．１０
５，１０６は抵抗、１０７は差動増幅器、１０８は電源
端子、１０９は接地端子。
１１０は出力端子である。
次に動作について説明する。電源電圧は電源端子１０８
と接地端子１０９間に供給される。差動増幅器１０７に
よる負帰還によシ抵抗１０３と抵抗１０４の端子電圧は
同一電位に保たれる。このことはＮＰＮ ）ランジスタ
１０１と１０２のコレクタ電流の電流比が抵抗１０４と
抵抗１０３の抵抗比に等しいことを意味している。トラ
ン・ゾスタ１０１のエミッタ電流は、抵抗１０５にかか
る電圧、即ち、 ＮＰＮ ）ランジスタ１０１，１０２
のベース・エミッタ間電圧の差で決る。抵抗１０６には
ＮＰＮ ）ランジスタ１０１と１０２のエミッタ電流の
和が流れる。出力端子１１０と接地端子１０９間の電圧
はＮＰＮ ）ランジスタ１０２のペース・エミッタ間電
圧と抵抗１０６の端子電圧との和となる。この出力電圧
Ｖ。ＵＴは次のようにあられされる。
と接地端子１０９間に供給される。差動増幅器１０７に
よる負帰還によシ抵抗１０３と抵抗１０４の端子電圧は
同一電位に保たれる。このことはＮＰＮ ）ランジスタ
１０１と１０２のコレクタ電流の電流比が抵抗１０４と
抵抗１０３の抵抗比に等しいことを意味している。トラ
ン・ゾスタ１０１のエミッタ電流は、抵抗１０５にかか
る電圧、即ち、 ＮＰＮ ）ランジスタ１０１，１０２
のベース・エミッタ間電圧の差で決る。抵抗１０６には
ＮＰＮ ）ランジスタ１０１と１０２のエミッタ電流の
和が流れる。出力端子１１０と接地端子１０９間の電圧
はＮＰＮ ）ランジスタ１０２のペース・エミッタ間電
圧と抵抗１０６の端子電圧との和となる。この出力電圧
Ｖ。ＵＴは次のようにあられされる。
ｋ：デルラマン定数
ｑ：電子の電荷
Ｔ：絶対温度（０Ｋ）
ｖｇｏ＝θ°にでのＳｔバンド・ギャップ電圧（外挿値
夕１．２０５ Ｖ ） ｎ：定数（夕１．５） Ｊ、 、 Ｊ２： ＮＰＮ ）ランジスタ１０１，１０
２の電流密度 Ｉｃ１． Ｉｏ２： ＮＰＮ ）ランジスタ１０１．１
０２のコレクタ電流 Ａｏｌ、ＡＥ２：ＮＰＮトランジスタ１０１．１０２の
エミッタ面積 ＶＢ、 ：ＮＰＮトラフ）７！、夕１０２（Ｄ−２−
ツーエミッタ間電圧 ｖＢＥ２０ ’ Ｔ＝Ｔ［＋ （０Ｋ） ＋ Ｉｃ２
＝ＩＣ２ｏでのｖ□２の値 （１）式は（２）〜（４）式よシ次のようにあられ°さ
れる。
夕１．２０５ Ｖ ） ｎ：定数（夕１．５） Ｊ、 、 Ｊ２： ＮＰＮ ）ランジスタ１０１，１０
２の電流密度 Ｉｃ１． Ｉｏ２： ＮＰＮ ）ランジスタ１０１．１
０２のコレクタ電流 Ａｏｌ、ＡＥ２：ＮＰＮトランジスタ１０１．１０２の
エミッタ面積 ＶＢ、 ：ＮＰＮトラフ）７！、夕１０２（Ｄ−２−
ツーエミッタ間電圧 ｖＢＥ２０ ’ Ｔ＝Ｔ［＋ （０Ｋ） ＋ Ｉｃ２
＝ＩＣ２ｏでのｖ□２の値 （１）式は（２）〜（４）式よシ次のようにあられ°さ
れる。
この出力電圧Ｖ。Ｕ、の温度係数Ｔ＝Ｔｏ（’Ｋ）で零
である条件を（５）式から求めると （６）式の左辺はＴ＝Ｔｏ（’Ｋ）での出力電圧ｖ。Ｕ
Ｔのになるように設定すると温度係数が零となり、その
値はＳｉのバンド・ギャップ電圧にほぼ等しくなる。
である条件を（５）式から求めると （６）式の左辺はＴ＝Ｔｏ（’Ｋ）での出力電圧ｖ。Ｕ
Ｔのになるように設定すると温度係数が零となり、その
値はＳｉのバンド・ギャップ電圧にほぼ等しくなる。
ランジスタのエミツタ面積比を（６）式を満たすように
設定するとＳｔバンド・ギャップ電圧にほぼ等しを発生
させることができる。
設定するとＳｔバンド・ギャップ電圧にほぼ等しを発生
させることができる。
しかしながら、この回路はＮＰＮ ）ランジスタ１０１
．１０２のコレクタ電流を検出する必要が有るため、コ
レクタ端子を電源端子に接続したり。
．１０２のコレクタ電流を検出する必要が有るため、コ
レクタ端子を電源端子に接続したり。
あるいは互にコレクタ端子を結合して他の適当な電圧端
子に接続したシすることができない欠点があった。
子に接続したシすることができない欠点があった。
本発明はＮＰＮ ）ランジスタのコレクタ電流のかわシ
にエミッタ電流の検出を行うことを特徴とし。
にエミッタ電流の検出を行うことを特徴とし。
その目的はコレクタ端子を電源及び任意の適当な電圧レ
ベルに結合可能な集積化に適したＳｉ半導体のバンド・
ギャップ電圧を用いた基準電圧発生回路を実現すること
であシ、以下詳細に説明する。
ベルに結合可能な集積化に適したＳｉ半導体のバンド・
ギャップ電圧を用いた基準電圧発生回路を実現すること
であシ、以下詳細に説明する。
第２図は本発明の第１の実施例であって、２０１゜２０
２はＮＰＮ ）ランジスタ、２０３，２０４ｐ２０５は
抵抗、２０６は差動増幅器である。
２はＮＰＮ ）ランジスタ、２０３，２０４ｐ２０５は
抵抗、２０６は差動増幅器である。
ＮＰＮ トランジスタ２０１．２０２のコレクタ端子は
電源端子２０７と接続され、 ＮＰＮ ）ランジスタ２
０１のエミッタ端子と接地端子２０Ｂとの間には抵抗２
０３，２０４が直列に接続されている。
電源端子２０７と接続され、 ＮＰＮ ）ランジスタ２
０１のエミッタ端子と接地端子２０Ｂとの間には抵抗２
０３，２０４が直列に接続されている。
ＮＰＮ ）ランジスタ２０２のエミッタ端子と接地端子
２０８との間には抵抗２０５が接続され。
２０８との間には抵抗２０５が接続され。
ＮＰＮ トランジスタ２０２のエミッタ端子には差動増
幅器の反転入力端子が、抵抗２０３と２０４との間の端
子には差動増幅器２０６の非反転入力端子が、 ＮＰＮ
’ ）ランジスタ２０１９２０２の共通接続されたペー
ス端子には差動増幅器２０６の出力端子２０９が接続さ
れている。
幅器の反転入力端子が、抵抗２０３と２０４との間の端
子には差動増幅器２０６の非反転入力端子が、 ＮＰＮ
’ ）ランジスタ２０１９２０２の共通接続されたペー
ス端子には差動増幅器２０６の出力端子２０９が接続さ
れている。
次に動作について説明する。
電源電圧は電源端子２０７と接地端子２０Ｂとの間に供
給される。差動増幅器２０６の負帰還によシ抵抗２θ４
と抵抗２θ５の端子電圧は同一電位に保たれる。このこ
とは、 ＮＰＮ ）ランジスタ２０１．２０２のエミッ
タ電流の電流比が抵抗２０５と抵抗２０４の抵抗比に等
しいことを意味している。ＮＰＮ ）ランジメタ２０ノ
のエミッタ電流は抵抗２０３にかかる電圧、即ちＮＰＮ
トランジスタ２０１と２０２０イース・エミッタ間電
圧の差で決る。
給される。差動増幅器２０６の負帰還によシ抵抗２θ４
と抵抗２θ５の端子電圧は同一電位に保たれる。このこ
とは、 ＮＰＮ ）ランジスタ２０１．２０２のエミッ
タ電流の電流比が抵抗２０５と抵抗２０４の抵抗比に等
しいことを意味している。ＮＰＮ ）ランジメタ２０ノ
のエミッタ電流は抵抗２０３にかかる電圧、即ちＮＰＮ
トランジスタ２０１と２０２０イース・エミッタ間電
圧の差で決る。
出力端子２０９と接地端子２０８間の電圧は。
ＮＰＮ トランジスタ２０２０ペース・エミッタ間電圧
と抵抗２０５の端子電圧との和になる。この出力電圧Ｖ
。Ｕ、は次のようにあられされる。
と抵抗２０５の端子電圧との和になる。この出力電圧Ｖ
。Ｕ、は次のようにあられされる。
温度係数がＴ＝Ｔｏ（’Ｋ）で零となる条件は次のよう
になる。
になる。
比を適当に設定することによ’） ａ Ｓｔのバンド・
ギャップ電圧にほぼ等しい（ｋｌ、２Ｖ）、Ｖ、。＋（
ｎ−１）ｙ弘の基準電圧を発生させることができる。
ギャップ電圧にほぼ等しい（ｋｌ、２Ｖ）、Ｖ、。＋（
ｎ−１）ｙ弘の基準電圧を発生させることができる。
さらに、 ＮＰＮ ）ランジスタ２０１，２０２が各々
が同面積の複数個の共通接続されたエミッタを持つトラ
ンジスタである場合でも同様であることは明かである。
が同面積の複数個の共通接続されたエミッタを持つトラ
ンジスタである場合でも同様であることは明かである。
以上説明したように、第１の実施例では、 ＮＰＮトラ
ンジスタのエミッタ電流を検出する構成であるから、コ
レクタ端子を電源端子に接続することができるＳｉ半導
体のバンド、・ギャップ電圧を用い九基準電圧発生回路
を実現できる利点がある。
ンジスタのエミッタ電流を検出する構成であるから、コ
レクタ端子を電源端子に接続することができるＳｉ半導
体のバンド、・ギャップ電圧を用い九基準電圧発生回路
を実現できる利点がある。
第１の実施例ではＳｔのバンド・ギャップにほぼ等しい
約＋１．２ｖの正基準電圧を発生させる回路を説明した
が、第３図ピ示す如く、差動増幅器３０６の出力を抵抗
３１０と抵抗３ノーで分割した点からＮＰＮ ）ランジ
スタ３０１．３０２のペースに接続する構成をとれば、
差動増幅器３０６の出力端子３０９の出力電圧Ｖ。ＵＴ
は、 ＮＰＮ ）ランジスタ３０１．３０２のペース端
子電圧の（１＋、シー）５ 倍となる。ペース端子電圧は第２図で説明したよＴＱ うにｖｇｏ＋（ｎ−１）−７の基準電圧となるため、出
力端子３０９の出力電圧Ｖ。ＵＴは次のようにあられさ
れる。
約＋１．２ｖの正基準電圧を発生させる回路を説明した
が、第３図ピ示す如く、差動増幅器３０６の出力を抵抗
３１０と抵抗３ノーで分割した点からＮＰＮ ）ランジ
スタ３０１．３０２のペースに接続する構成をとれば、
差動増幅器３０６の出力端子３０９の出力電圧Ｖ。ＵＴ
は、 ＮＰＮ ）ランジスタ３０１．３０２のペース端
子電圧の（１＋、シー）５ 倍となる。ペース端子電圧は第２図で説明したよＴＱ うにｖｇｏ＋（ｎ−１）−７の基準電圧となるため、出
力端子３０９の出力電圧Ｖ。ＵＴは次のようにあられさ
れる。
（９）式からＲ４／Ｒ５の抵抗比を適尚に選ぶことによ
り任意の基準電圧を発生させることができる。
り任意の基準電圧を発生させることができる。
第４図は本発明の他の実施例を示す回路図で。
差動増幅器４０６の非反転入力端子をＮＰＮトランジス
タ４０２のエミッタ端子に接続し２反転入力端子を抵抗
４０３と抵抗４０４の接続点に接続し。
タ４０２のエミッタ端子に接続し２反転入力端子を抵抗
４０３と抵抗４０４の接続点に接続し。
差動増幅器４０６の出力端子４０８を抵抗４０４と抵抗
４０５の共通接続点に接続し、 ＮＰＮ トランジスタ
４０１，４０２のコレクタ端子４０７を接地又は正の電
源に接続し、ペース端子を接地する構成とすれば、出力
端子４０ｇの出力電圧Ｖ。ＵＴは第２図で示した基準電
圧の負の電圧が発生するＴ ことになる。即ち−（ｖｇｏ＋（ｎ−Ｄ子〕なる負基準
電圧が得られる。
４０５の共通接続点に接続し、 ＮＰＮ トランジスタ
４０１，４０２のコレクタ端子４０７を接地又は正の電
源に接続し、ペース端子を接地する構成とすれば、出力
端子４０ｇの出力電圧Ｖ。ＵＴは第２図で示した基準電
圧の負の電圧が発生するＴ ことになる。即ち−（ｖｇｏ＋（ｎ−Ｄ子〕なる負基準
電圧が得られる。
以上詳細に説明したように２本発明では、コレクタ電流
のかわシにエミッタ電流の検出を行うように回路を構成
したので、 ＮＰＮ ）ランジスタのコレクタ端子を電
源に接続できる利点があるＳｉ半導体のバンド・ギャッ
プ電圧を用いた基準電圧発生回路を構成できる。このこ
とは、 Ｃ−ＭＯ８集積回路において電源電圧のかかる
基板がコレクタとなるＮＰＮ トランジスタが容易に形
成可能であシ、さらに同時に差動増幅器、抵抗も形成で
きることから、従来、基準電圧発生回路の集積化が困難
であったＣ −ＭＯ８集積回路に適した基準電圧発生回
路を実現出来るという利点をも有する。
のかわシにエミッタ電流の検出を行うように回路を構成
したので、 ＮＰＮ ）ランジスタのコレクタ端子を電
源に接続できる利点があるＳｉ半導体のバンド・ギャッ
プ電圧を用いた基準電圧発生回路を構成できる。このこ
とは、 Ｃ−ＭＯ８集積回路において電源電圧のかかる
基板がコレクタとなるＮＰＮ トランジスタが容易に形
成可能であシ、さらに同時に差動増幅器、抵抗も形成で
きることから、従来、基準電圧発生回路の集積化が困難
であったＣ −ＭＯ８集積回路に適した基準電圧発生回
路を実現出来るという利点をも有する。
第１図は従来の基準電圧発生回路図、第２図に本発明の
一実施例の回路図、第３．第４図は本発明の他の実施例
の回路図である。 ２０１．２０２，３０１１３０２．４０１９４０２−Ｎ
ＰＮ ）ランジスタ、２０３〜２０５゜３０３〜３０５
，３１０，３１１，４０３〜４０５・・・抵抗、２０６
，３０６，４０６・・・差動増幅器。 手続補正書輸発） Ｊ７．７６ 昭和 月 日 特許庁長官 殿 ２発明の名称 基準電圧発生回路 ３ 補正をする者 事件との関係 特 許 出 願 人任 所（
〒１０５） 東京都港区虎ノ門１丁目７番１２号住
所（〒１０５） 東京都港区虎ノ門１丁目７査１２号
ノ ロ、補正の内容 図面第１図を別紙のとおり補正する。
一実施例の回路図、第３．第４図は本発明の他の実施例
の回路図である。 ２０１．２０２，３０１１３０２．４０１９４０２−Ｎ
ＰＮ ）ランジスタ、２０３〜２０５゜３０３〜３０５
，３１０，３１１，４０３〜４０５・・・抵抗、２０６
，３０６，４０６・・・差動増幅器。 手続補正書輸発） Ｊ７．７６ 昭和 月 日 特許庁長官 殿 ２発明の名称 基準電圧発生回路 ３ 補正をする者 事件との関係 特 許 出 願 人任 所（
〒１０５） 東京都港区虎ノ門１丁目７番１２号住
所（〒１０５） 東京都港区虎ノ門１丁目７査１２号
ノ ロ、補正の内容 図面第１図を別紙のとおり補正する。
Claims (3)
- （１） コレクタ相互を接続して正の電源端子に接続
し、ペース相互を接続して第１の共通端子とした第１．
第２のトランジスタと、前記第１のトランジスタのエミ
ッタと第２の共通端子との間に直列接続した第１．第２
の抵抗と、前記第２のトランジスタのエミッタと前記第
２の共通端子との間に接続した第３の抵抗と、前記第２
のトランジスタのエミッタと前記第３の抵抗との接続点
に接続する第１の入力端子と、前記第１の抵抗と前記第
２の抵抗との接続点に接続する第２の入力端子とを有す
る差動増巾器とを具備し、前記第１の共通端子を前記差
動増巾器の出力端子に接続し、前記第２の共通端子を接
地してなる基準電圧発生回路。 - （２） コレクタ相互を接続して正の電源端子に接続
し、ペース相互を接続して第１の共通端子とした第１．
第２のトランジスタと、前記第１のトランジスタのエミ
ッタと第２の共通端子との間に直列接続した第１．第２
の抵抗と、前記第２のトランジスタのエミッタと前記第
２の共通端子との間に接続した第３の抵抗と、前記第２
のトランジスタのエミッタと前記第３の抵抗との接続点
に接続する第１の入力端子と、前記第１の抵抗と前記第
２の抵抗との接続点に接続する第２の入力端子とを有す
る差動増巾器とを具備し、前記第１の共通端子を、前記
差動増巾器の出力端子と前記第２の共通端子とを接続す
る電圧分割手段の中間タップ点に接続し、前記第２の共
通゛端子を接地してなる基準電圧発生回路。 - （３） コレクタ相互と接続して接地又は正の電源端
子に接続し、ペース相互を接続して第１の共通端子とし
た第１．第２のトランジスタと、前記第１のトランジス
タのエミッタと第２の共通端子との間に直列接続した第
１．第２の抵抗と、前記第２のトランジスタのエミッタ
と前記第２の共通端子との間に接続した第３の抵抗と、
前記第２のトランジスタのエミッタと前記第３の抵抗と
の接続点に接続する第１の入力端子と、前記第１の抵抗
と前記第２の抵抗との接続点に接続する第２の入力端子
とを有する差動増巾器とを具備し、前記第１の共通端子
を接地し、前記第２の共通端子を前記差動増巾器の出力
端子に接続してなる基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19278881A JPS5896317A (ja) | 1981-12-02 | 1981-12-02 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19278881A JPS5896317A (ja) | 1981-12-02 | 1981-12-02 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896317A true JPS5896317A (ja) | 1983-06-08 |
| JPH04290B2 JPH04290B2 (ja) | 1992-01-07 |
Family
ID=16297001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19278881A Granted JPS5896317A (ja) | 1981-12-02 | 1981-12-02 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896317A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237718A (ja) * | 1985-02-10 | 1987-02-18 | アナログ デバイセス インコ−ポレ−テツド | バンドギヤツプ基準回路 |
| JP2005157616A (ja) * | 2003-11-25 | 2005-06-16 | Dainippon Printing Co Ltd | 基準電圧発生回路 |
| JP2006286678A (ja) * | 2005-03-31 | 2006-10-19 | Renesas Technology Corp | 半導体集積回路装置 |
| US9397562B1 (en) | 2015-01-13 | 2016-07-19 | Powerchip Technology Corporation | Negative reference voltage generating circuit and system thereof |
| WO2021111994A1 (ja) * | 2019-12-06 | 2021-06-10 | ローム株式会社 | 基準電圧生成回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567120A (en) * | 1979-06-28 | 1981-01-24 | Rca Corp | Standard voltage circuit |
-
1981
- 1981-12-02 JP JP19278881A patent/JPS5896317A/ja active Granted
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| JPH0799490B2 (ja) * | 1985-02-10 | 1995-10-25 | アナログ デバイセス インコ−ポレ−テツド | バンドギヤツプ基準回路 |
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| JP2016130905A (ja) * | 2015-01-13 | 2016-07-21 | 力晶科技股▲ふん▼有限公司 | 負基準電圧発生システムとその製造方法 |
| CN106200735A (zh) * | 2015-01-13 | 2016-12-07 | 力晶科技股份有限公司 | 负基准电压产生电路及负基准电压产生系统 |
| WO2021111994A1 (ja) * | 2019-12-06 | 2021-06-10 | ローム株式会社 | 基準電圧生成回路 |
| US11940823B2 (en) | 2019-12-06 | 2024-03-26 | Rohm Co., Ltd. | Reference voltage generation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04290B2 (ja) | 1992-01-07 |
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