JPH0799490B2

JPH0799490B2 - バンドギヤツプ基準回路

Info

Publication number: JPH0799490B2
Application number: JP61026035A
Authority: JP
Inventors: ポールブラカウアドリアン
Original assignee: アナログデバイセスインコ−ポレ−テツド
Priority date: 1985-02-10
Filing date: 1986-02-10
Publication date: 1995-10-25
Anticipated expiration: 2010-10-25
Also published as: DE3675404D1; EP0192147A1; EP0192147B1; US4622512A; CA1275439C; JPS6237718A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はバンドギャップ型の基準回路に関する。この
ような回路は一般に、電圧基準として使用されるが他の
用途、例えばしきい値検出器にも使用される。本発明は
特に、CMOS集積回路（IC）チップについて使用するのに
適するバンドギャップ回路に関する。

〔従来の技術〕

バンドギャップ電圧調整器は長年、温度が変化しても実
質的に一定である基準電圧を提供するため使用されてい
る。このような回路は一般に、異なる電流密度で作動す
る２つのトランジスタのベース・エミッタ電圧の間の差
（ΔV_BE）に比例する電圧を生成する。この電圧は正の
温度係数（TC）を有し、負のTCを有するV_BE電圧と組合
わせて、温度変化により非常にわずかだけ変化する出力
信号を得る。再発行特許RE第30.586号（エー・ピー・ブ
ロカウ）は、２ケのトランジスタだけを必要とする特に
有利なバンドギャップ電圧基準回路を例示している。

バンドギャップ基準回路は主として、バイポーラICに採
用されている。このような基準電圧をCMOS ICで実現さ
せるための努力が払われて来たが、この努力はなお大き
な問題に遭遇して、解決に至っていない。その結果、CM
OS用として提案された装置には重大な欠点があり、特に
かなり複雑なものとなる。

〔発明が解決しようとする問題点〕

重大な問題の１つは、ΔV_BE電圧がかなり低い（例え
ば、100mV以下）ので、かなり増幅して基準電圧として
使用する目的に適する値にしなければならないことから
生じる。このような増幅についての問題点は上記特許第
30,586号に示すようなバンドギャップ回路ではΔV_BE信
号を２つのトランジスタのコレクタからとり出すことに
起因する。普通のプロセスにより得られるCMOSチップに
おいて、電圧基準を得る目的に使えるバイポーラトラ
ンジスタは寄生トランジスタであって、そのコレクタに
独立してアクセスして電圧をとり出すことができない。
そのため、このような装置では、ΔV_BE電圧は、これを
生成するトランジスタによって自動的に増幅することは
できない。

さらにまた、CMOSチップ上のMOS増幅器は比較的大きい
オフセット電圧を有するので、増幅後、このオフセット
はΔV_BE信号成分と比較して大きなエラーとして現れ
る。例えば、約５ボルトの基準電圧を生成するには、増
幅器（または比較器）内での20mVのオフセットが出力ま
たはしきい値に対しては0.5ボルトのエラーとして現れ
る。

この問題を解決するために種々の補償回路を含む提案が
なされている。しかし、その結果得られる装置は複雑に
なりすぎて問題点を十分に満足させる解決とはならな
い。

〔問題点を解決する手段〕

この問題点を解決するために本発明の実施例では、２つ
のトランジスタを異なる電流密度で作動させてΔV_BE信
号を発生する。この信号を２つのトランジスタのエミッ
タ回路で検出する。抵抗器列をそれぞれのトランジスタ
のベースに接続して、増倍回路を形成する。これはV_BE
電圧だけでなくΔV_BE信号も増倍する。この構成によ
り、CMOSチップで構成することのできるきわめて簡単な
回路で400mV以上の有効なΔV_BEを発生することができ
る。

〔実施例〕

本発明の他の目的、態様および利点の一部は、添付図面
についての下記実施例の説明より明らかとなる。

まず第１図において、しきい値検出器は異なる電流密度
で作動する１対のトランジスタQ₁、Q₂を含む。このよう
な動作をさせるため、両トランジスタのエミッタの面積
を予め定める比（na:a）で異なるようにしてある。両方
のトランジスタのコレクタは電圧供給源ＶDDに直結し、
エミッタは夫々抵抗回路R₃とR₆、R₇を介して共通接地に
接地する。

トランジスタQ₁、Q₂のベースは各トランジスタのコレク
タとエミッタとの間に接続されている抵抗器列R₄/R₅,R₂
/R₁の接続点に接続し、R₁とR₂の比はR₅とR₄の比に等し
くなるようにしてある。このような抵抗器回路によりV
_BEが周知の仕方で抵抗値の比に比例して増倍される。例
えば、V_BE2が抵抗器R₁にかかるので、（Q₂のベース電流
を無視できるものとして）R₂にかかる電圧はV_BE2の（R₂
/R₁）倍となる。

従って、R₂の上部からQ₂のエミッタへの全電圧は（１＋
R₂/R₁）（V_BE2）またはNV_BE2となる。ここでＮは１＋R₂
/R₁とする。同様に、R₄の上部からQ₁のエミッタへの電
圧はV_BE1のＮ倍となる。しかし、この電圧はQ₂での対応
する電圧とは異なる。すなわちQ₁がQ₂と異なる電流密度
で作動しているので、設計条件の中心付近で異なるV_BE
を有するからである。

回路の値を適正に選択し、かつ予想される全温度および
電流範囲にわたりV_BEが対数特性を保持するようなトラ
ンジスタを使用すると、この回路は点Ｘ−Ｙ間に、電源
電圧V_DDが前もって定めた電圧値V_Tになった時、ゼロと
なるような差電圧を発生する。V_DDをV_T以上に増加する
とＸ−Ｙは正となり、減少させるとＸ−Ｙは負となる。
比較器を点Ｘ−Ｙに接続することによって、この回路は
しきい値検出器として使用できる。さらにまた、基準値
として設定した値V_Tは温度変化があっても実質的に影響
をうけないであろう。

回路の値を選択するには次の一覧表の順序で行う。詳細
は順次説明する。

V_T V_Tを選ぶ（V_DD線路上で検出されるべき電圧） V_G V_Gを定める（使用される実際の装置のための有効ハ
ンドギャップ電圧）（これは０゜Ｋの点と結んで外挿す
ることによって得る、対温度勾配直線により定まる）ＮＮ＝V_T/V_Gを計算する i₂ i₂を選ぶ（V_DD＝V_Tで設計の中心温度におけるQ₂の
公称作動電流） i₁ 設計中心条件でのR₁、R₂抵抗器列中の電流を選ぶ
（ベース電流は無視） V_BE0 V_BE0（設計中心条件のi₂によりバイアスされたと
きのQ₂に存在する公称ベースエミッタ電圧）を定める。
（コレクタベース間電圧は約（Ｎ−１）V_BE0である） J_R J_R＝J₂/J₁を選ぶ（Q₂とQ₁間に維持されるべき実際
の電流密度の比） I_R I_R＝i₂/i_Q1を選ぶ（Q₂とQ₁との間で維持される電流
比）I_RとJ_Rとは両トランジスタのエミッタの面積比即ち
na:nに等しいことが、暗黙のうちに想定されている。

を計算する又、第１図を参照すると次の関係式が導ける： R₁＝V_BE0/i₁ R₂＝（Ｎ−１）R₁ R₃＝（V_T−NV_BE0）／（i₂＋i₁） R₄＝I_RR₂ R₅＝I_RR₁ R₇＝（A_R−１）R₆ R₁、R₂抵抗器列を通る電流として選ばれた値はベース電
流とβとによるエラーに関係する。R₁を流れる電流が小
さければ小さいほど、R₂を通る実際のベース電流の効果
は大きくなる。このエラーは補償できるが、エラーが小
さいほど、補償し切れないで残るエラーは当然少なくな
る。

R₁/R₂抵抗器列のバイアスはQ₂のエミッタに現われ、普
通バンドギャップトランジスタの中を流れる電流に見ら
れるPTAT関係を乱す。ここにPTATとはproportional to
absolute temperatureの略で、絶対温度比例という意味
である。普通の回路では、トランジスタの電流は全てエ
ミッタ・抵抗（R₃）を流れる電流となる。この回路にお
いては、R₁の電流もR₃に流入する。その結果、Q₂のエミ
ッタの電圧が共通接地に対して絶対温度に比例（PTAT）
していても、Q₂の電流はPTATとはならない。この関係を
解析するため、Q₂エミッタにかかる電圧のテブナンの等
価回路として（第４図参照）、Q₂がなくてV_DDに比例
し、R₃/（R₁＋R₂＋R₃）倍された電圧V_Eと（R₁＋R₂）R₃/
（R₁＋R₂＋R₃）のソース・インピーダンスR_Eとをもつ回
路として考えることができる。（第４図ではR_A＝R₃,R_B
＝R₁＋R₂,V_DD＝V_Tとしてと表現している。）この回路において、R₃にかかる電圧
V_EはほぼPTATであり、Q₂のエミッタ電流も絶対温度の関
数であるが、やや大きい係数をもつ。

i₁を選択すると、R₁はR₁＝V_BE0/i₁で表される。ここでV
_BE0は設計の中心として想定される温度とエミッタ電流
条件におけるQ₂のV_BE0公称値である。つぎに、V_BEの増
大倍数Ｎの決定は以下に述べる原則による。

ベース・エミッタ電圧がつぎのように決定されることは
周知である。

V_BE＝V_G0−（V_G0−V_BE0）T/T₀＋（kT/q）1_nI/I₀ ＋（mKT/Q）1nT₀/T 解析の目的には、電流依存条件を無視してもよい。従っ
てV_BEはV_G0−（V_G0−V_BE0）T/T₀と等しいと設定され
る。従ってV_BE成分は、温度が下がるにつれて上昇し、
Ｔ＝０ゲルビンのときV_G0（推定バンドギャップ電圧）
の値になる。V_BE2について同様の変化を推定すると、R₁
にかかる電圧は０ケルビンでV_G0となり、V_DDからQ₂エミ
ッタへの電圧はNV_G0となる（ここでＮ＝１＋R₂/R₁であ
る）（第３図参照）。

V_DDが設計の中心で所望のV_Tと等しくなる場合、Ｎ＝V_T/
V_G0とすると、温度降下に伴いV_BEが大きくなりQ₂のエミ
ッタの電圧は０ケルビンで０ボルトとなる。（この表現
では、V_Gは、V_BEの温度特性が室温周辺でほぼ直線性を
もつ特定のトランジスタを使用する場合、そのトランジ
スタのV_G0の値を示している。）トランジスタ電流は温
度に比例するが、温度に対しプラスの方にオフセットし
ている。すなわち、第３図で室温からの延長として示す
ような低温でのQ₂のエミッタ電圧の動作範囲では、電流
はゼロ値を通過し、エミッタ電圧が開回路電圧と交叉す
ると逆になる。この状態の起こる温度がオフセット温度
である。オフセット温度よりはるかに高い温度では、エ
ミッタ電流はPTATよりやや早く上昇する。Ｎは、Q₂エミ
ッタ電圧の特性が第３図に示すようになるよう選択され
る。

Q₁の電流はQ₂の電流の一定数分の一に保持される。この
ことは満足すべき動作を得るためには必要ではないが、
ΔV_BEの特性を直線化するので分析が簡単になる。

Q₁の電流密度をQ₂の電流密度の一定数分の一とすると、
Q₁のエミッタ電圧も０ケルビンでゼロとなるように延長
できる。この場合そのベース回路のＮ係数をQ₂の場合と
同じにする。他の任意の温度において、Q₁の推定エミッ
タ電圧は、Q₁の電流密度が小さいためQ₂よりも高くな
る。Q₁エミッタの電圧は分圧器R₆、R₇により分割され
て、その分割点にQ₂エミッタ電圧と等しい電圧を発生す
るようにする。エミッタの電圧は（V_DD＝V_Tの場合）PTA
Tであるから、Q₁のエミッタ電圧を一定数で分割した値
をQ₂エミッタ電圧と等しくできる。

しかし、V_DDがV_Tから変化すると、これら電圧は等しい
ままではいられない。例えば、トランジスタは、V_DDに
より駆動されるエミッタ・フオロアのように作用するの
で、V_DDが少し上昇すれば２つのエミッタ電圧はほとん
ど単一利得でV_DDに従って上昇すると考えられる。従っ
て、２つのエミッタの電圧変化はほぼ等しい。しかし、
Ｙの電圧変化は分圧器R₆、R₇により分割される。それ
で、V_DDが上昇すれば、Ｘの電圧はＹの電圧よりも余計
上昇する。

Ｎが決定されれば、R₂は（Ｎ−１）R₁として容易に計算
される。さらにまた、Q₂のエミッタ電圧は設計の中心で
V_T−NV_BE0となり、R₃の電流は、Q₂のエミッタ電流とR₁
からの電流とを加えたものとなる。この比によりR₃の値
が得られる。

これら３つの抵抗が分かれば、テブナンの等価回路は第
４図に示すように計算される。開回路電圧（第３図でゼ
ロ電流温度T₁に対応する電圧）V₂はV_TR₃/（R₁＋R₂＋
R₃）となり、内部抵抗R_E2は（R₁＋R₂）R₃/（R₁＋R₂＋
R₃）となる。対応する温度のT₁は、電圧が延長した線に
沿って降下し続けると推定した場合、Q₂のエミッタ電流
がゼロに降下する温度である。これより高い温度では、
エミッタ電流は温度（絶対温度ではない）に比例して上
昇する。Q₁の電流が比例するとすれば、これもT₁でゼロ
に降下しなければならない。Q₁は（ｉがゼロになるまで
の範囲で）異なる電流密度で作動するから、Q₁のエミッ
タの電圧はQ₂のものとは異なる。

この電圧を得るには、両エミッタ電圧がPTATであること
を示す第３図を参照すればよい。すなわち、エミッタ電
圧は定数α＝Ｎ（V_G−V_BE0）/T₀だけ温度に比例する。
温度T₁で、電圧は丁度αT₁であるのでV₁/V₂の比は丁度
α₁/α_２の比である。

以下に使用する添字1,2はQ₁,Q₂に対応するものとして； α₁/α_２＝(N(V_Ｇ-V_BE10)/T_０)/(N(V_Ｇ-V_BE20)/T_０) ＝（V_G−V_BE10）／（V_G−V_BE20）エミッタ電流の比は一定に保持され、面積比も一定のま
まであるので、電流密度比J_Rも一定になる。その結果、
すべての温度で V_BE1＝V_BE2−（kT/q）1_nJ_R である。それ故、αの比であるA_Rは次式で示される： A_R＝α₁/α_２＝１＋（kT/q）1_nJ_R/（V_G−V_BE0）ここでV_BE0はV_BE20と代って、式の中で表示されてい
る。そこで、V₁＝A_RV₂、すなわち、Q₁のエミッタでの開
回路電圧がQ₂のエミッタの開回路電圧のA_R倍でなければ
ならない。

T₁以上の任意の温度ＴでのQ₁の実際の電流はα_１（Ｔ−
T₁）/R_E1で表わされる。ここでR_E1は、等価内部抵抗で
ある。Q₂の電流はα_２（Ｔ−T₁）/R_E2で表わされる。R
_E2はその等価内部抵抗である。

エミッタの面積比を一定にして、J_Rを定数として維持す
るには、エミッタ電流比I_Rは一定でなければならない。

即ち、 α_１（Ｔ−T₁）I_R/R_E1＝α_２（Ｔ−T₁）/R_E2 従って、 R_E1＝I_R（α₁/α_２）R_E2＝I_RA_RR_E2 第４図の左側の部分は、テブナンの等価回路より分圧器
の抵抗値を求めるために使える。所望のV₂をV_Eの代わり
にR_E1をR_Eの代わりに代入すると、R_B＝（R₄＋R₅）とR_A
＝（R₆＋R₇）は次のようになる： R_B＝R_E1V_T/V₁ ここで、R_E1＝I_RA_RR_E2およびV₁＝A_RV₂ であるからＱについてのR_Bは R_B＝I_RR_E2V_T/V₂である。

第４図のR_Bの式をQ₂の回路のR₁とR₂に適用するとQ₂につ
いてのR_Bは、 R₁＋R₂＝R_E2V_T/V₂ となるから、これと前のQ₁回路のR_Bの式から、Q₁回路の
R_Bは R_B＝I_R（R₁＋R₂）となる。

R₅とR₄間の比は、R₁とR₂間のように同じ（Ｎ−１）でな
ければならないので、 R₄＝I_RR₂、R₅＝I_RR₁となる。

Q₁のエミッタの分割抵抗器の下半分の抵抗値を得るに
は、第４図のの式を使って、所望電圧V_Eの所にV₁＝A_RV₂を代入すると、となる。

V_DD＝V_TでＸ−Ｙ＝０となるときは、Ｙ点の電圧はＸ点
の電圧即ちQ₂のエミッタ電圧と等しくなければならな
い。これは、R₆＋R₇＝R_Aに現われる電圧がR₆の電圧のA_R
倍であることを意味する。即ち、 R_A＝A_RR₆ これを、前のR_Aの式と組合わせると、となる。

R_B＝R₄＋R₅およびQ₂回路でV_T/V₂が（R₁＋R₂＋R₃）/R₃な
る抵抗比で表わされるので、これらを代入するととなる。

最後に、 R_A＝R₆＋R₇＝A_RR₆ であるから、 R₇＝（A_R−１）R₆ となる。

上記分析は、ベース電流による誤差とV_BEが曲線になる
ための誤差と、ICがオフセット温度に比例することとを
無視しているが、大体において完全である。後の方の２
つの影響はかなり小さく、いずれの場合も互いに反対方
向の誤差となる傾向がある。

いくつかの外部制約があるのでR₁とこれに従って値の定
まる抵抗には大きい値を使用することが望ましい。この
場合、βの低いトランジスタはしきい値に誤差を生ず
る。概略的に言えば、R₂に流れるQ₂のベース電流は、V_T
に直接加わる余分の電圧降下を生ずる。R₄の電圧も、β
_１＝β_２の範囲でQ₁のベース電流によって同様の影響を
うける。

ベータが一致しない範囲では、さらにしきい値のオフセ
ットが生ずる。その理由は、ＸとＹとの間に小さい差電
圧が生じるためで、V_Tをさらに変えることによって補償
しなければならない。

この効果を一次ベース電流エラーを第１次補償すること
に活用することができる。Q₁のベース回路にR₈を加える
とエミッタ電圧をNR₈i_b1だけ余分に降下させる。この降
下を平衡させるため、しきい値を回路の“利得”に関す
る係数だけ下げねばならない。すなわち、V_DDがV_Tから
離れるに従ってＸとＹとの間の電圧の変化に関係する係
数である。NR₈i_b1をこの利得Ｇの逆数倍した値は、R₂i
_b2と等しくなければならない。更にこれはR₄i_b1と等し
いので、利得係数Ｇは第５図から近似的に導出できる。トランジ
スタを、点ＸとＹを駆動する等価エミッタ内部インピー
ダンスとして扱うことによって、小信号利得は電圧の比
から決定できる。図の右側では、Q₂のエミッタ・インピ
ーダンスはNkT/qi_Eにより近似される。V_DDに相当するV
_inに加えられた信号はＸ点でこのインピーダンスとR₃と
の比で分割、減衰させられる。このインピーダンスとR₃
とは電流i_Eを共有するから、これらのインピーダンスの
比は丁度、夫々の電圧降下の比となる。左側の図でも、
Q₁には同様な状態が生ずるが、ここでは平衡点でV_inを
さらに減衰するR₇による付加的電圧降下があり、R₇にか
かる電圧はR₆にかかる電圧の丁度A_R−１倍である（これ
らのインピーダンスが同じ電流を共有することによ
る）。

Ｇ＝（V_X−V_Y）/V_inであれば、上記の式にR₄/Nを乗ずると、既述の一覧表の中のR₈に示
す結果となる。（９頁参照）一例として、上記の手順に従って計算すると下記の回路
値が得られた。

R₁＝ 6.68K R₂＝ 19.33K R₃＝ 7.16K R₄＝193.3 K R₅＝ 66.8 K R₆＝ 76.2 K R₇＝ 16.57K R₈＝ 11 K V_DD＝ 4.72V 回路値の計算は、トランジスタが同じベータを有するも
のと仮定して行われたが、トランジスタの電流密度が異
なるので、ベータの値はわずかに異なるものとなる。こ
の差および他の因子により、最適な回路値、たとえば回
路シュミレーションにより定まる回路値は上記の値とは
いく分異なることもある。

本発明の別の実施例が第２図に示されている。ここで第
１図の回路は閉ループ動作しているので、特定の基準電
圧を検出するというよりはむしろ安定させるように働
く。この目的のため、入力を基準電圧との差を検出する
回路の出力端子Ｘ−Ｙに接続された増幅器を設けてい
る。Ｘ−Ｙ間に基準電圧との差があれば、これが増幅器
で増幅されて、出力が被安定化電圧であるV_REF電路に加
えられる。この増幅器は負フィードバック接続されてい
るので、V_REFがＸ−Ｙ電圧差を少なくするように働く。

この例ではトランジスタQ₁,Q₂のコレクタが接続されて
いる電圧V_CはV_REFとは別にしてある。この電圧はV_REFに
対して正、負又は同じであってもよく、（２つのトラン
ジスタに対して異なる電圧であってもよい。）コレクタが電源に対して独立していることは重要な利点
である。

このことはCMOS製造過程で生成される上の（寄生）基板
バイポーラ・トランジスタを基準電圧回路用のトランジ
スタとして使用できるため特に有利である。NPNトラン
ジスタを使った回路を図示しているが、ＮウエルCMOSの
製造過程で現われるようなPNPトランジスタを使用して
もよい。

回路が電源供給電圧以上の電圧でも基準化制御できるよ
うに、V_REF電圧はV_C電圧をこえる方向に（すなわち、第
２図で正に）バイアスすることができる。このような設
計は、薄膜抵抗の場合および、V_REF電圧をトランジスタ
に印加する前に分圧することの利点を齎らすもので、Ｘ
−Ｙ差電圧と共にΔV_BE信号も増倍することになる。こ
の回路は従来提案された方法のような電圧値を制限され
るという問題点をなくし、バンドギャップの整数倍の電
圧のみ使用できるという制限を解消する。増幅器はV_REF
端子を直接駆動できるので、ループ電圧を安定化するだ
けでなく低インピーダンス出力を得ることができる。

以上、本発明の好ましい実施例を詳述したが、これは本
発明を例示するためのものであって、本発明を限定する
ものではなく、当業者であれば、特許請求の範囲に示す
本発明の範囲から逸脱しないで種々の変更や変型を容易
になすことができることを理解されたい。

【図面の簡単な説明】

第１図は、しきい値検出に使用される本発明の実施例を
示す回路図、第２図は、電圧基準として使用される本発
明の他の実施例を示す回路図、第３図は本発明の動作の
説明を容易にするためのグラフ、第４図はテブナンの理
論にもとづく等価回路図、第５図は回路の動作を別の観
点から説明するための回路図である。 Q₁,Q₂……トランジスタ R₁,R₂,R₃,R₄,R₅,R₆,R₇,R₈……抵抗器 R₄/R₅,R₂/R₁……抵抗器列 R₆/R₇……電圧分割器 V_REF……基準電圧線路 V_T……設定する基準電圧

Claims

【特許請求の範囲】

【請求項１】異なる電流密度で動作し、異なる温度係数
をもつ温度の関数としてのベース・エミッタ間電圧V_BE
をもつ、第１および第２のトランジスタ（Q₁,Q₂）と；前記第１および第２のトランジスタのそれぞれのベース
とエミッタとに接続される対応するV_BE増倍回路（R₄,
R₅）、（R₂,R₁）と；前記トランジスタ（Q₁,Q₂）のエミッタ回路に接続され
て、前記V_BE増倍回路によって増倍された、それぞれの
トランジスタのV_BEの差のΔV_BE信号を生成する回路と； ΔV_BE電圧に対応し、電源電圧（V_DD）と予め定める電圧
値（V_T）との差電圧と符号を同じくする電圧（V_XY）を
生成する、該ΔV_BE信号生成回路の出力端子手段（X,Y）
と；を含むことを特徴とするバンドギャップ基準回路。
【請求項２】特許請求の範囲第１項に記載の回路におい
て、前記V_BE増倍回路のそれぞれが少くとも２ケの直列
に接続された抵抗器（R₄,R₅）、（R₂,R₁）を含み、それ
ぞれのうちの一ケの抵抗器が対応するトランジスタのベ
ースとエミッタとの間に接続されていることを特徴とす
る回路。
【請求項３】特許請求の範囲第１項に記載の回路におい
て、前記ΔV_BE生成回路が；共通接地とそれぞれのトランジスタのエミッタとの間に
接続される第１（R₃）及び第２（R₇,R₄）の抵抗器手段
を含み、該第２の抵抗器手段の一方が電圧分割器を形成
する少くとも２ケの抵抗器（R₇,R₆）を含み、該２ケの
抵抗器の接続点（Ｙ）が前記出力端子（X,Y）の一方の
端子として設定されることを特徴とする回路。
【請求項４】特許請求の範囲第１項に記載の回路におい
て、前記V_BE増倍回路のそれぞれが対応するトランジス
タのベースと基準電圧線路（第１図のV_DD,第２図の
V_REF）との間に接続される第１の抵抗器手段（R₄）、
（R₂）と、それぞれが対応するトランジスタのベースと
エミッタとの間に接続される第２の抵抗器手段（R₅）、
（R₁）とを含むことを特徴とする回路。
【請求項５】特許請求の範囲第４項に記載の回路におい
て、該回路が、共通接地とそれぞれが対応するトランジ
スタのエミッタとの間に接続される第１および第２のエ
ミッタ抵抗器手段（R₇,R₆）、（R₃）を含むことを特徴
とする回路。
【請求項６】特許請求の範囲第５項に記載の回路におい
て、前記エミッタ抵抗器手段の一方が分圧器を形成する
少くとも２つの直列接続された抵抗器（R₇,R₆）を含
み、前記出力端子手段が該直列接続された抵抗器の２つ
の抵抗器の接続点（Ｙ）に１つの端子を有し、他方のエ
ミッタ抵抗器手段がエミッタに接続される接続点（Ｘ）
に第２の端子を有することを特徴とする回路。
【請求項７】特許請求の範囲第１項に記載の回路におい
て、前記V_BE増倍回路が電圧基準線路（V_REF）に接続さ
れて、そこから電流を流すことと、前記出力端子手段
（X,Y）に入力を接続されている増幅器が、該出力端子
から信号を受け取ることと、該増幅器の出力を前記電圧基準線路に負帰還を行うよう
に接続して、該線路の電圧を安定化させることを特徴と
する回路。
【請求項８】特許請求の範囲第７項に記載の回路におい
て、前記V_BE増倍回路がそれぞれ抵抗器列（R₄,R₅）、
（R₂,R₁）を含み、それぞれの抵抗器列の一端が前記電
圧基準線路（Ｖ）に接続され、他端が前記２ケのトラン
ジスタのうち対応するトランジスタのエミッタに接続さ
れ、各トランジスタのベースが、前記抵抗器列のうちの
対応する方の中間接続点に接続されていることを特徴と
する回路。
【請求項９】特許請求の範囲第８項に記載の回路におい
て、該回路が前記２つのトランジスタの一方のトランジ
スタ（Q₁）のエミッタと共通接地との間に接続される２
つの直列に接続される抵抗器（R₇,R₆）と、他方のトラ
ンジスタ（Q₂）のエミッタと共通接地との間に接続され
る少くとも１つの抵抗器（R₃）とを含み、前記増幅器の
入力が該一方のトランジスタの２つの直列抵抗器の中間
接続点（Ｙ）と、他方のトランジスタのエミッタ（Ｘ）
との間に接続されていることを特徴とする回路。
【請求項１０】特許請求の範囲第７項に記載の回路にお
いて、前記トランジスタのコレクタが基準線路の電圧
（V_REF）と異なる電圧（V_C）に接続されていることを特
徴とする回路。