JPS6237718A

JPS6237718A - バンドギヤツプ基準回路

Info

Publication number: JPS6237718A
Application number: JP61026035A
Authority: JP
Inventors: アドリアン　ポール　ブラカウ
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 1985-02-10
Filing date: 1986-02-10
Publication date: 1987-02-18
Anticipated expiration: 2010-10-25
Also published as: CA1275439C; US4622512A; JPH0799490B2; EP0192147B1; EP0192147A1; DE3675404D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明はバンドギヤｙプ型の基準回路に関する。この
ような回路は一般に、電圧基準として使用されるが他の
用途１例えばしきい検出器にも使用される。本発明は特
に、ＣＭＯ８集積回路（ＩＣ）チップについて使用に適
するバンドギャップ回路に関する。

バンドギャップ電圧調整器は長年、温度が変化しても実
質的に一定である基準電圧を現出するため使用されてい
る。このような回路は一般に、異なる電流密度で作動す
る２つのトランジスタのベース・エミッタ電圧（Δ■Ｂ
Ｅ　）間の差に比例する電圧を現出する。この電圧は正
の温度係数（ＴＣ）を有し、負のＴＣを有するＶゆ電圧
と結合して、温度変化によりわずかたけ変化する出力信
号を得る。再発行特許ＲＥ第３０．５８６号（ニー・ビ
ー・プロカラ）は、トランジスタが２つだけ必要な特に
有利なバンドギャップ電圧基準を例示している。

バンドギャップ基準回路は主として、双極工Ｃに採用さ
れている。このような基準をＣＭＯ８ＩＣに適用させる
試みがなされているがなお大きな問題がある。その結果
、　ＣＭＯ８用に提案された装置には重大な欠点、特に
かなりの複雑性を有する。

重大な問題の１つと］−て、Δ■１電圧はかなり低い（
例えば、１００ｍＶ以下）ので、がなり増幅して基準目
的に適する値にしなければならない。Δ■ＢＥ信号が２
つのトランジスタのコレクタから得られるため、このよ
うな増幅は上記特許第３０．５８６号に示すようにバン
ドギャップ回路につきものである。しかし、普通のプロ
セスにより得られろＣＭＯＳチップにおいて、電圧基準
目的にだいする双極トランジスタは、コレクタが電圧感
知目的を独立して果せない非励振トランジスタである。

そのため、このような装置では。

ΔＶＢＩ！、電圧は、これを現出するトランジスタによ
って自動的には増幅されない。

さらにまた、　　ＣＭＯＳチップ上のＭＯ８増幅器に比
較的大きいオフセント電圧を有するので、増幅後のオフ
セットは△ＶＢｇ信号成分と比較して大きなエラーとし
て現われる。例えば、約５ボルトの基準電圧を現出する
には、増幅器（または比較器）の２０　ｍＶのオフセッ
トでは出力またはしきいについて０，５ポルトエラーと
して現われる。

種々の補償配慮を含み、この問題を解決するための提案
がなされている、しかし、それら装置は複雑すぎて問題
点を十分に満足させる解決とはならない。

以下説明する本発明の実施例において、２つのトランジ
スタは異なる電流密度で作動されてΔＶ□信号を発生す
る。この信号はトランジスタのエミッタ回路で検出され
る。抵抗ストリング乗算回路が両トランジスタのベース
に接続される。これはＶＢ！電圧だけでなくΔＶＢ、信
号も乗算する。この構成により、　ＣＭＯＳチップに使
用されるきわめて簡単な回路で４００　ｍＶ以上の有効
ΔＶＢＥを発生することができる。

本発明の他の目的、態様および利益の一部は。

添付図面についての下記実施例の説明より明らかとなる
。

まず第１図において、しきい検出器は異なる電流密度で
作動される１対のトランジスタＱ＋。

Ｑ２を備えている。その目的のため、トランジスタ・エ
ミッタ区域は一定比（ｎａ：ａ）で不等である。トラン
ジスタのコレクタは供給路ＶＤＤに直結され、エミッタ
は夫々抵抗回路Ｒ５とＲ６，Ｒ。

を介し共通部に接続される。

トランジスタＱｈ　、Ｑ２のベースは各トランジスタの
コレクタとエミッタとの間の夫々抵抗ストリングＲ４／
Ｒ５，Ｒ，／Ｒ２に接続され、Ｒ１とＲ２の比はＲ５と
Ｒ４の比に調和されている。このような抵抗構成により
周知の仕方で抵抗値の比に比例するＶＢ、！、乗算を行
う。例えば、■Ｂ、２が抵抗Ｒ１にかか！１）（Ｑ２の
ベース電流が犬きくないとすれば）。

Ｒ２にかかる電圧は（Ｒ２／Ｒ１）　■ＢＥ２となる。

従って、Ｒ１の上部から０２のエミッタへの電圧合計は
（ｉ　＋１（２／Ｒ＋　）　（ＶＢＫ２）またはＮＶＢ
ｏ２となり。

Ｎは１＋Ｒ２／ＲＴとする。同様に。Ｒ４の上部からＱ
ｌのエミッタへの電圧はＶＢＰ、＋のＮ倍となる。しか
し、今述べた電圧はＱ２での対応電圧とは異なる。すな
わちＱｌが異なる電流密度で作動し、設計センター条件
で差ＶＢ、’を有するからである。

回路値が正しく選択されかつ予想される全温度および電
流範囲にわたり対数Ｖゆ性能を保持するトランジスタを
使用すると、この回路は点Ｘ−Ｙ間に、電源電圧ＶＤＤ
が一定電圧ＶＴに達するとゼロを通る差電圧を発生する
。ｖｏＤを査以上に増加するとＸ−Ｙは正となり、減少
さ仕るとＸ−Ｙは負となる。比較器を点χ−Ｙに接続す
ることによって１回路は有効しきい検出器となる。さら
にまた、しきい設定値ＶＴは温度変化により実質的に影
響をうけない。

回路値の選択は次の手順で行う。

Ｖ、　　　Ｖ、乞選ぶ（■９．で検出される電圧）■ｏ
■ｏを定める（使用される実際の装置の有効バンドギャ
ップ電圧）（これはＯ″Ｋに推定される呼称温度勾配に
より定まる）Ｎ　　　Ｎ−ＶＴ／■ｏを計算する１２１□を選ぶ（Ｖｌ）Ｄ＝■アで設計センタ一温度に
おけろＱ２の呼称作動電流）１１　　　設計中心条件でのＲ，、Ｒ２ストリング（ベ
ース電流は無視）中の電流を選ぶＶＢｌｌ！ＯＶＩ］ｕを定める（設計センターの１２に
よりバイアスされたときのＱ２に存在する呼称ベースエ
ミッタ電圧）（コレクタベース電圧は約（Ｎ手段）Ｖゆ。である）ＪＲＪＲ＝　
Ｊ２／Ｊ、を選ぶ（Ｑ２とＱ１間に維持される実際電流
密度比）ＩＲｂ　＝　ｉｚ　／　ｉＱ＋を選ぶ（Ｑ２とＱ、に維
持される電流比）　（ＩＲとＪＲの暗黙はｎａ：ｎ。

装置のエミッタエリア比）すると、Ｒ＋　＝　ＶＢＫＯ／ｉ＋Ｒ２＝（Ｎ　手段）　Ｒ＋Ｒ５＝（ＶＴ　　ＮＶ、１ｚｏ）／（ｉｚ＋ｉ＋）Ｒ４
＝　　工ＲＲ２１（５＝　　ＩＲＲ。

Ｒ７＝　（ＡＲ１）　Ｒ６Ｒ，、Ｒ２ストリングに選ばれた電流はベース電とβに
よるエラーに係る。Ｒ５の定在電流が小さければ小さい
ほど、Ｒ２において実際ベース電流の効果は犬きくなる
。このエラーは補償できるが、エラーが小さいほど、補
償後の残余は少なくなる。

Ｒ，／Ｒ２ストリングのバイアスはエミッタＱ２に現わ
れ、普通バンドギャップトランジスタに流れろＰＴＡＴ
電流を乱す。普通の回路では、トランジスタの電流は全
エミッタ・抵抗（Ｒ３）　ＩＥ流どなる。この回路にお
いて、Ｒ１の電流もＲ５に流入する。その結果、Ｑｌの
エミッタでの電圧が共通部にだいし絶対温度に比例（Ｐ
ＴＡＴ）していれば、　Ｑｌの電流はＰＴＡ、Ｔとはな
らない。これを処理するにｋｓ＋　　Ｑ２エミッタにた
いするドライブのセベニン当量（第４図参照）を、　　
ｖａｎに比例する電圧としてＱｌなしで計算し、　Ｒ３
／（Ｒ，十Ｒ２＋工（５）とソース・インピーダンス（
Ｒ＋十Ｒ２）　Ｒｓ／（Ｒ，＋Ｒ２＋Ｒ，）で計ればよ
い。この回路において、Ｒ５にかかる電圧はほぼＰＴＡ
Ｔ　Ｌ、　、　Ｑｌのエミッタ電流は絶対温度のやや″
より大きい“関数である。

１１が一度選択されると、Ｒ１はＲ＋　＝　”ＢＥＤ／
　ｊ４で表わされ、ここでＶＢＩｔＯｋ”Ｌ設計センタ
で想定される温度とエミッタ電流条件でのＱｌの呼称値
である。つぎにＩ　ＶＢＥＢ１乗算係数法定は以下述べ
る原則による。

ベース・エミッタ電圧かつぎのように決定されることは
周知である。

ＶＢＥ　＝　ｖｏ。−（Ｖｏｏ　−ＶＢＫＯ）　Ｔ／Ｔ
ｏ　手段−（ｋＴ／／　）　ｉｎ　Ｖ’ｒ、０＋（ｍＫ
Ｔ／Ｑ　）　１　ｎ　Ｔ　＊／Ｔ分析目的では、電流依
存条件を無視して、■、３゜をＶｏｏ　　（ＶＧＯＶＢ
ＫＯ）　Ｔ／Ｔｏと等しく設定するのがよい。従ってＶ
Ｂｌ、成分は、Ｔ＝０ケルビンのときＶ。０（推定バン
ドギャップ電圧）の値までの温度降下により上る。この
ＶＢｌ２の挙動を推定すると、Ｒ１にかかる電圧は０で
Ｖ。０となり−ｖＤＤからＱ２エミッタへの電圧はＮＶ
ＧＱとなる（ここでＮ＝１＋　Ｒ２／　Ｒ＋である）。

ＶＤＤを設計センタで所望のＶＴと等しくシ、Ｎ＝　ｖ
ｒ／Ｖｏｏにすると、　ＱｌのエミッタはＯケルビンで
０ポルトとなる。（ここで、ｖｏはｌ　ＶＢＦ、の温度
挙動をほぼ室温に直線化Ｅ〜た。特定のトランジスタ特
性の馬。値を表わす。）トランジスタ電流は温度に比例
するが、正温度にたいしオフセットしている。すなわち
、第３図の室温からの推定が示すようにＱｌのエミッタ
電圧が低温で作用すれば、電流はゼロとなり、エミッタ
電圧が開回路電圧と交叉すると逆になる。この状態にお
けろ温度はオフセットである。オフセントよりかなり高
い湿度では、エミッタ電流はＰＴＡＴよりやや早く上昇
する。Ｎは、Ｑ２エミッタ電圧の挙動が第３図に示すよ
うになるよう選択される。

Ｑ、の電流はＱｌの電流の一定端数に保持される。この
ことは満足すべき作動には必要でないが、簡単化分析が
許容されるようにａＢ］ｉ、を直線化する。

Ｑｌの電流密度ＹＣｈの電流密度の一定の端数とすると
、Ｑｌのエミッタ電圧も０ケルビンでゼロに推定でき、
そのベース回路のＮ係数を同じにする。他の任意な温度
で、Ｑ＋の推定エミッタ電圧は、Ｑｌの電流密度が小さ
いためＱｌよりも高くなる。Ｑ、エミッタの電圧は分圧
器Ｒ６，Ｒ，により分取されてＱ２エミッタ電圧と等し
い電圧を発生する。エミッタの電圧は（’ＤＤ　−ＶＴ
の場合）ＰＴＡＴであるから、Ｑ１エミッタ電圧の一定
端数＆Ｌ　Ｑ２エミッタ電圧と等しくなる。

しかし、ｖつわ　が馬から変化する場合、これら電圧は
同等のままではない。例えば、トランジスタはやや＊　
　ＶＤＤ　により駆動されるエミッタ・ファロアのよう
に作用するので、Ｖゆが少し上昇スれば２つのエミッタ
電圧はほとんど単一利得でＶＴ）Ｄに従うことを考えれ
ば分る。従って。

２つのエミッタの電圧変化はほぼ等しい。しかし、Ｙの
電圧多化は分圧器Ｆ（６，Ｒ，により減すいされる。そ
れで、ＶＤＤが上昇すれば、Ｘの電圧よりも上昇する。

Ｎが決定されれば、　Ｒ２に！　（Ｎ手段）Ｒ，として
容易に計算される。さらにまた＋　Ｑｌのエミッタ電圧
は設計センタでＶＴ−ＮＶＢ２゜となり、Ｒ３の電流ス
Ｑ２のエミッタ電流に加えＲ１からの単なる電流となる
。この比によりＲ５の値が得られる。

これら６つの抵抗が分れば、セベニン当量は第４図に示
すように計算される。開回路電圧（第３図参照）■２は
ＶＴ　Ｒ５／　（Ｒ＋　＋　Ｒ２＋　Ｒ５）となり、ソ
ース抵抗式２は（Ｒ，＋Ｒ２）Ｒ４／　（Ｒ＋　十Ｒ２
＋Ｒ３）となる。対応温度Ｔ１は、電圧が全く降下した
と推定される場合、Ｑｌのエミッタ電流がゼロに降下す
る温度である。より高温では、エミッタ電流は温度（絶
対湿度ではない）に比例して上昇する。Ｑｌの電流が比
例する場合も、Ｔ、でゼロに降下すべきである。Ｑｌは
（ｉがゼロになる限度で）異なる電流密度で作動するか
ら、　Ｑ＋のエミッタの電圧はＱ２のものとは異なる。

この電圧を得るには１両エミッタ電圧がＰＴＡＴである
ことを示す第６図を参照すればよい。すなわち、エミッ
タ電圧は定数α＝　Ｎ　（■Ｑ　−”ＢＥＯ）ｌｒｏだ
げ温度に比例する。温度Ｔ１で、電圧は丁度αＴ１であ
るのでＶ１／ｖ２比は丁度α１／α２比である。

下付きＱ数字を使用すると； α１／α２＝（Ｎ（ＶＧ　ＶＢｚ＋ｏ　）／Ｔｏ　）Ｎ
（Ｖｏ−ＶＢｇ２ａ）／Ｔｏ）＝　（Ｖｏ　−ＶＢ＋＋
＋ｏ　）／（ＶＧ　ＶＢＫ２Ｑ　）エミッタ電流の比は
一定に保持され１面積比は。

電流密度比ＪＲも一定になるように一定のままである。

その結果、すべての温度で ■Ｂｚ＋　＝　ＶＢｚｚ　　（ｋＴ／Ｊ’　）　’ｎＪ
Ｒそれで、α′の比であるＡＲは次式で示される：ＡＲ
＝α、／α２　＝　１　＋　（ｋＴ／Ｊ’）１ｎＪＲ／
（ＶｏＶＢＥＯ）ここで■ＢＥＯは■ＢＥ２０と代わる
。

そこで、ヌーＡＲＶ２．すなわち、　　Ｑｈのエミッタ
での開回路電圧ばＱ２のエミッタのＡＲ倍とすべきであ
る。

Ｔ１以上の温ＩｉＴでのＱｌの実際電流はα＋（Ｔ−Ｔ
＋）／Ｒｇ＋で表わされ、ここでＩ（Ｋ、は、α２（Ｔ
−”Ｉ）／ＲＫ２で表わされるＱ２のように１等価ソー
ス抵抗である。

一定エミッタ面積比で＋　ＪＲ定数を維持するには、エ
ミッタ電流比は一定でなければならない。

従って。

α１（Ｔ　Ｔ１）　ＩＲ／ＲＥＩ　＝α２　（Ｔ　−Ｔ
＋　）／　ＲＥ２およびｎ、　＝　ＩＲ（α１／α２　
）　ＲＥ２＝　ＩＲＡＲＲ１８２第４図は、所望のセベ
ニン当量より分圧器の抵抗値を導出する式を含む。所望
の■２をｋとしＲＫｊをＲ８とすると−ＲＢ　＝　（Ｒ
ａ　＋　Ｒｓ　）と迅＝（Ｒ，ｓ＋Ｒ７）は次のように
なる：ＨＢ：　Ｒ，■Ｔ／　Ｖ。

ココ’ｔ’ｌ　　Ｒ，、＝　ＩＲＡＲＲ，、、とＶ、＝
ＡＲＶ２であるからＲＢ　＝　ＩＲＲＩＣ２”Ｔ／　■２　　である。

第４図の式をＲ１とＲ２に適用することによシ。

Ｒ１＋　Ｒ２＝　ＲＥ２　ＶＴ／　Ｖ２　　およびＲＢ
＝ＩＲ（Ｒ１＋Ｒ２）となる。

Ｒ５とＲ４間の比は、Ｒ１とＲ２間のように同じ（Ｎ手
段）でなげればならないので。

Ｒ４＝　ＩＲＲ２，Ｒ５＝　ＩＲＲ，となる。

Ｑ、のエミッタの抵抗の下半分を得るには、第４図より
式は次のようになる：ＲＢＲＡ二□ ＴＥ所望電圧ｋにｖ、＝ＡＲ■２を代入すると。

ＲＢＲＡ＝Ｖ〒となる。

Ｖ］）Ｄ＝ｖ７でＸ−Ｙ＝Ｏのとき、Ｙの電圧はＱ２の
エミッタ電圧と等しくなければならない。これは＋　Ｒ
６十Ｒ７＝　ＲＡに現われる電圧がＲ６の電圧のＡＲ倍
であることを意味するが、または。

ＲＡ＝ＡＲＲ６上記と組合せると。

となる。

馬に上記決定値を代入するとＶＴ／■２となる抵抗とな
る。

最後に。

ＲＡ＝Ｒ６＋Ｒ７＝ＡＲＲ６であるから。

Ｒ７＝（ＡＲ１）Ｒ６となる。

上記分析は、ベース電流のみを無視して、はぼ完了しｅ
　　ＶＢＥ曲率とＩｃはオフセット温度に比例する。最
後の２つはかなり小さく、いずれの場合も互いに対向す
る傾向がある。

外部抑制があるのでＲ１と従属抵抗には大きい値を使用
することが望ましい。この場合、低βトランジスタはし
きいにエラを生ずる。概略的に言えば、Ｒ２に流れるＱ
２のベース電流は、ＶＴＫ直接加わる特別の降下を生ず
る。Ｒ４の電圧も同様に、β、＝β２となる程度にＱ、
のベース電流に影響ぞうける。

ベータが整合しない程度まで、さらにしきいオフセット
が生ずる。その理由ｒ、ｓ、　　ｖＴｙさらに変えるこ
とにより補償しなければならない、又と７間に小さい差
電圧が生ずるためである。

この効果を活用して一次ベース電流エラーを第１次補償
することができる。Ｑｌのベース回路にＲ８を加えると
エミッタ電圧を特別のＮＲ８１ｂ。

だげ降下させる。この降下を平衡させるため。

しきいを回路の“利得“に関する係数だけ下げねばなら
ない、すなわち＋　ＶＤＤとしてＸと７間の電圧の変化
はｖＴから離れろ。この利得の逆関数は、Ｒ４１ｂよと
同等とされるＲ２１ｂ２項と同等にしなければならない
。すなわち。

利得係数Ｇはほぼ第５図より導出できる。トランジス７
２１点ＸとＹを駆動する等価エミッタ・ソース・インピ
ーダンスとして処理することによって、小信号利得は電
圧比より決定できる。右側で＋　Ｑ２のエミッタ・イン
ビ・−ダンスはＮｋＴ／ｑｉＥにより近似させる。この
インピーダンスはＲ３にだいし作用して、ＶＤＤ　　に
相当するＶｌｎに加えられるＸ信号で減すいする。それ
らは共通電流エラを共有するから、これらインピーダン
スの比は丁度、夫々電圧降下の比である。左側でＩＱｌ
には同様な状態が生ずるが、ここでは平衡点のｖｉｎ　
’ｌ：さらに減すいするＲ７に付加的電圧降下があり、
Ｒ７にかかる電圧はＲ６にかかる電圧の丁度ＡＲ手段倍
である（合成および事実状態より、それらは同じ電流を
共有する）。

Ｑ＋　（Ｖ、、ｃ−ｖ、ｙ）／”ｉｎそあれば。

Ｒ４７Ｎで乗算すると、上記式は既述のＲ８に示す結果
となる。

例示として示せば、下記の回路値が上記手順により得ら
れた。

Ｒ，＝　　　６．６８ＫＲ２：　　１９．３３ＫＲ５＝＝　　　７．１６ＫＲ４＝　１９３．３　ＫＲｓ　　＝　　６６．８　ＫＲ６＝　　７６．２　ＫＲ７＝　　１６．５７ＫＲ８＝＝１１に ■ＤＤ＝４，７２■ 回路値の計算は、トランジスタが同じベータを有するも
のとして行われたが、トランジスタの電流密度が異なる
と、わずかに異なるベータとなる。この差および他の因
子により、最適な回路値、たとえば回路シュミレーショ
ンにより定まる回路値は上記の値とはいく分異なる。

本発明の他の実施例が第２図に示されている。

ここで第１図の回路は閉ループ作動して特別の基準電圧
を検出するよりはむしろ安定させる。

この目的のため、入力を出力端子Ｘ−Ｙに接続した増幅
器が設けられる。差が増幅されて、被安定化電圧である
ＶＲｘＦ電路に印加される。この増幅器は−ＶＲＥＦが
駆動されてＸ−Ｙ′ｌ王差を少なくするように負フィー
ドバックとして接続される。

トランジスタ・コレクタが戻る電圧Ｖ。はＶＲＥＦとは
別である。この電圧は正、負、またはＶＲＥＦと同じで
（２つのトランジスタにとって異なることさえある）。

コレクタが中立していることは重要な利点である。

ＣＭＯＳプロセスにおける基板双極トランジスタ（非励
振）を基準回路トランジスタとして採用できるため特に
有利である。回路にはＮＰＮ　）ランジスタを図示して
いるが、ＮウェルＣＭＯＳプロセスにみられるようなＰ
ＮＰ　）ランジスタを使用してもよい。

回路が供給レールをこえる電圧の調整を実際に制御でき
るようにＩ　　■ＰＩＦ電路は■。電路をこえて（すな
わち、第２図で正）ノζイアスできる。

この構成は、薄膜抵抗および、■Ｒ〜電圧がトランジス
タに印加される前に分圧されることを利用し、Ｘ−Ｙ差
電圧に関連する４Ｂ、！、倍信号乗算することになる。

この回路は前記提案におけるような問題点はなく、バン
ドギャップの規定多重の使用を制限しない。増幅器は、
ループ電圧を安定化するだけでなく低インピーダンス出
力を得るように＋　　■ＲＺ？端子を直接駆動できる。

以上９本発明の好ましい実施例を詳述したが。

これは本発明を例示する目的であって９本発明を限定す
るものではなく、当業者であれば、特許請求の範囲に照
し本発明の範囲から逸脱しないで種々の変更や変型を容
易になすことができろ。

【図面の簡単な説明】

第１図は、しきい検出に使用される本発明の実施例を示
す回路線図、第２図は、電圧基準として使用される本発
明の他の実施例を示す回路線図、第３図は本発明の詳細
な説明するグラフ。第４図はセベニン原理にもとず〈等価回路図。第５図は回路の作動態様を示す他の回路線図である。Ｑ、　、　Ｑ２・・・トランジスタｌ　　ＶＤＤ・・・
電源。Ｒ１，Ｒ，、、Ｒ５，Ｒ４、Ｒ６，Ｒ７・・・抵抗回路
。Ｒ４／Ｒ５，Ｒ，／Ｒ，、・・・抵抗ストリング。特許出願代理人　弁理士　関　根　秀　太Ｎ　　　　　
ＳＳ　　　←　嗜

Claims

【特許請求の範囲】

（１）異なる電流密度で作動し温度の関数としてΔＶ＿
Ｂ＿Ｅ信号を発生する第１および第２トランジスタと；
各々が前記トランジスタの対応する１つのベースとエミ
ッタとに接続さえる第１および第２Ｖ＿Ｂ＿Ｅ乗算回路
と；前記トランジスタに結合され前記乗算回路により大
きさが乗算されるΔＶ＿Ｂ＿Ｅ信号を現出する出力端子
手段とを備えるバンドギャップ基準回路。
（２）前記乗算回路各々は少なくとも２つの直列抵抗を
備え、その一方は対応トランジスタのベースとエミッタ
間に接続される、特許請求の範囲第１項に記載の回路。
（３）共通部と夫々トランジスタのエミッタとの間に接
続される第１および第２抵抗手段を含み、前記抵抗手段
の一方は、前記２つの抵抗の接合部に前記出力端子手段
の一方の端子を設定するため分圧器を形成する少なくと
も２つの抵抗を備える、特許請求の範囲第２項に記載の
回路。
（４）前記乗算回路各々は、対応トランジスタのベース
と基準電圧との間に接続される第１抵抗手段と、対応ト
ランジスタのベースとエミッタとの間に接続される第２
抵抗手段とを含む、特許請求の範囲第１項に記載の回路
。
（５）各々が共通電路と対応トランジスタのエミッタと
の間に接続される第１および第２エミッタ抵抗手段を含
む、特許請求の範囲第４項に記載の回路。
（６）前記エミッタ抵抗手段の一方は分圧器を形成する
少なくとも２つの直列抵抗を備え、前記出力端子手段は
前記２つの直列抵抗間の接合部に１つの端子を有し、前
記出力端子手段はエミッタ抵抗手段に接続される第２端
子を有する、特許請求の範囲第５項に記載の回路。
（７）前記乗算回路は電圧基準電路に接続されて電流を
発生し、さらに、入力を前記出力端子手段に接続されて
信号を受信する増幅器と、前記増幅器の出力を負フィー
ドバック状に前記電圧基準電路に接続して前記電路の電
圧を安定化する手段とを有する、特許請求の範囲第１項
に記載の回路。
（８）前記乗算回路各々は抵抗ストリングを備え、各ス
トリングの一端は前記電圧基準電路に接続され、前記ス
トリングの他端は前記トランジスタの夫々一方のエミッ
タに接続され、前記各トランジスタのベースは前記抵抗
ストリングのうち対応ストリングの中間接合部に接続さ
れる、特許請求の範囲第７項に記載の回路。
（９）共通部と前記トランジスタの一方のエミッタとの
間に接続される２つの直列抵抗を含み；さらに共通部と
他方のトランジスタのエミッタとの間に接続される少な
くとも１つの抵抗を備え、前記増幅器の入力は前記他方
のトランジスタのエミッタと前記２つの直列抵抗の接合
部との間に接続される、特許請求の範囲第８項に記載の
回路。
（１０）前記トランジスタのコレクタは、前記基準電路
の電圧とは異なる電圧に接続される、特許請求の範囲第
７項に記載の回路。