JPH0668712B2 - 電圧基準回路 - Google Patents

電圧基準回路

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JPH0668712B2
JPH0668712B2 JP61027762A JP2776286A JPH0668712B2 JP H0668712 B2 JPH0668712 B2 JP H0668712B2 JP 61027762 A JP61027762 A JP 61027762A JP 2776286 A JP2776286 A JP 2776286A JP H0668712 B2 JPH0668712 B2 JP H0668712B2
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    • G05F3/08—Regulating voltage or current wherein the variable is dc
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    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Description

【発明の詳細な説明】 本発明はＣＭＯＳバンドギヤツプ電圧基準回路に関す
る。
バンドギヤツプ電圧基準は、ウイドラー（Widlar）によ
つて導入されて以来バイポーラ集積回路の基準電圧を提
供する手段として広く使用されている。一般的に、バン
ドギヤツプ基準はバイポーラトランジスタのベース−エ
ミツタ電圧、ＶＢＥが負の温度係数を示し、一方、２つ
のバイポーラトランジスタのベース−エミツタ電圧の
差、ΔＶＢＥが正の温度係数を示すという原理に基づ
く。従つて、この２つの電圧を総和する能力を持つ回路
は比較的温度に依存しない電圧基準を提供する。このよ
うな回路構成の１つがＲ．Ｊ．ウイドラー（R.J.Widla
r）に公布された合衆国特許第4,429,122号に開示されて
いる。ＣＭＯＳ技術においては、バイポーラデバイスが
標準のＣＭＯＳプロセスを使用して製造できるため基本
的なウイドラー（Widlar）構成を直接に応用することが
できる。しかし、ＣＭＯＳにて製造されるバイポーラデ
バイスはバイポーラ技術によつて直接に製造されるデバ
イスほどは安定でなく、比較的温度に安定なバンドギヤ
ツプ基準を得るために追加の制御要件が必要である。
Ｈ．ルスクナー（H.Leuschher）に公布された合衆国特
許第4,287,439号は一例としてのＣＭＯＳバンドギヤツ
プ構成を示す。ここでは、この回路は片方が他方より大
きなエミツタを持つ２つの基板バイポーラトランジスタ
を使用する。この２つのトランジスタは、それぞれのエ
ミツタ回路に抵抗をもつたエミツタ フオロア構成に接
続されており、そのエミツタ回路からバンドギヤツプ基
準をすべく電圧が得られる。Ｒ．Ｓ．ラツトホール（R.
S.Wrathall）に公布された合衆国特許第4,380,706号に
開示される最近の構成はルスクナー（Leuschner）回路
の改良に関するが、この構成においては、２倍のバンド
ギヤツプ電圧の出力電圧を提供するために増幅段の出力
と基板バイポーラトランジスタの間に追加のトランジス
タが挿入される。
これら及びその他のバンドギヤツプ基準の性能に影響を
与える多くの要因が存在する。これら先行技術による構
成において考慮に入れられなかつた１つの要因はエミツ
タ電流間の必要とされる比を提供するために基板バイポ
ーラトランジスタとの関連で使用される抵抗体の温度依
存である。それ故この問題を解決することなしに真の温
度安定性を達成することは困難である。１つの解決方法
がＲ．Ｗ．アルマー（R.W.Ulmer）らに公布の合衆国特
許第4,375,595号において開示される。アルマー（Ulme
r）らの構成においては、Ｖ２dBEd及びΔ３dVBEdと関連
する入力の所に両方の電圧を標本するためにスイツチ
コンデンサが使用される。コンデンサ比の適当な選択に
よつて、増幅器の入力に実質的に温度に依存しない両方
の電圧の加重総和が提供される。ただし、この抵抗体に
関する温度係数の問題のこの解決方法では外部クロック
源が必要であり、また使用されるコンデンサ値の正確な
選択が必要である。従つて、抵抗体の温度係数との関連
において温度安定性が高く、実現が比較的簡単であり、
しかも外部回路を必要としないＣＭＯＳバンドギヤツプ
基準の必要性が残こる。
本発明においては、基準回路内に使用される抵抗体の温
度係数との関連において向上された熱安定性を持つバン
ドギヤツプ基準を提供するためにカスコードＭＯＳデバ
イスが使用される。
本発明の１つの実施態様においては、カスコードＭＯＳ
デバイスが基板バイポーラ抵抗体とパワー源の間に置か
れ、バンドギヤツプ電流の値をあるレベル、即ち所望の
バンドギヤツプ電圧レベルを提供するのに比較的小さな
抵抗体のみが必要とされるレベルまで増大する。ｐ＋拡
散抵抗体は大きなｐタブ抵抗体より優れた温度係数を持
つため、先行技術による方法と比較して関連する温度安
定性が大きく向上される。
本発明によると回路に最小限手を加えることによつて
（１個のＭＯＳトランジスタの追加）定電流源ができ
る。
本発明による回路はカスコード構成を形成するのに使用
されるトランジスタのサイズを適当にすることによつて
低電圧源にて動作できる。
添付の図面を参照して本発明の詳細な説明を行なうが、
図面中、同一の参照番号は同一の要素を示す。
バンドギヤツプ電圧基準は多くの集積回路において頻繁
に使用される。ＣＭＯＳ技術が浸透するにしたがつて、
ＣＭＯＳプロセスを使用して形成できるバンドギヤツプ
基準回路の必要性がますます増大している。第１図には
一例としての先行技術によるＣＭＯＳバンドギヤツプ基
準回路１０が示される。ペアのバイポーラトランジスタ
１２及び１４はｎｐｎ基板トランジスタであるが、ここ
では、両者のコレクタが互いに結合され、第１図にＶＤ
Ｄとして示される第１のパワー源に接続される。構造
上、ｎ−タイプ基板自体がコレクタ領域として定義さ
れ、この基板内に形成されるｐ−タイプ ウエルがトラ
ンジスタ１２及び１４のベース領域を画成し、そしてｐ
−タイプ ウエル内のｎ−タイプ拡散がトランジスタ１
２及び１４のエミツタを形成する。トランジスタ１２及
び１４はｐｎｐトランジスタとすることもできることに
注意すべきである。その場合、ｐ−タイプ基板、ｐ−タ
イプ拡散及びｎ−タイプ ウエルが用いられる。この製
造プロセスに関する詳細な説明はＢ．ソング（Ｂ．Son
g）らによつて、ＩＥＥＥジャーナル オブ ソリツド
ステート サーキツト（IEEE Journal of Solid Stat
e Circuits）、Ｖｏｌ．ＳＣ−１８、No.６、１９８３
年１２月号、ページ６３４−６４３に発表の論文〔精密
曲率補正ＣＭＯＳバンドギヤツプ基準（Precision Curv
ature-Compensated ＣＭＯＳ Bandgap Reference）〕
に発見される。ＶＢＥ１２にて表わされるトランジスタ
１２のベース−エミツタ電圧は第１の正の入力として演
算増幅器１６に加えられる。演算増幅器１６の詳細な内
部構造は簡素化の目的で示されていないが、これは演算
増幅器１６の異なる機能を遂行する多くの異なるＣＭＯ
Ｓ回路が存在するためである。抵抗体１８がトランジス
タ１２のエミツタと演算増幅器１６の出力の間に接続さ
れる。ペアの抵抗体２０及び２２から成る抵抗体デイバ
イダー ネツトワークがトランジスタ１４のエミツタと
増幅器１６の出力との間に接続されるが、ここで、抵抗
体２０と２２の相互接続点は第１図に示されるごとく、
第２の負の入力として演算増幅器１６に加えられる。図
示の端子の間で測定されるバンドギヤツプ電圧基準、Ｖ
ＢＧは以下の式によつて表わされる。
ここで、ＶＴは熱電圧ｋＴ／ｑであり、Ｉｓ１２はトラ
ンジスタ１２の飽和電流であり、そしてＩｓ１４はトラ
ンジスタ１４の飽和電流である。実質的にゼロに等しく
なる温度係数を与えるためには、実質的にゼロの温度係
数を与えながらもバンドギヤツプ電流（Ｉ１２＋
Ｉ１４）を適当なレベルに保つために大きな値の抵抗体
（１００ｋのオーダー）が必要とされる。ＭＯＳ技術に
おいては、この程度の大きな規模の抵抗体を形成するた
めにｐ−タイプ タブが使用れるが、これに関しての問
題は、ｐ−タブ抵抗体が非常に大きな温度係数を示すこ
とである。従つて、ｐ−タブ抵抗体１８、２０及び２２
の温度係数がバンドギヤツプ電圧基準１０の温度係数を
大きく劣化させることとなる。
第２図はカスコード バンドギヤツプ電圧基準３０を示
すが、これはｐ−タブ抵抗体の温度係数に関する問題を
克服する。図示されるごとく、第１図の抵抗体１８及び
２０はそれぞれ抵抗体３２及び３４と置換され、ここ
で、抵抗体３２及び３４は先行技術による構成の場合が
１００ｋであつたのに対して、１５−２０ｋのオーダー
である。抵抗体３２及び３４は小さなｐ＋拡散から形成
でき、これは抵抗率が減少されることからｐ−タブ抵抗
体と関連する温度係数と比較して非常に小さな温度係数
を示す。抵抗体のサイズの減少を補償するため第２図の
ように接続されるカスコードＭＯＳ回路３６が提供され
るが、ここで、回路３６を形成する個々のトランジスタ
のサイズはバンドギヤツプ電圧に対して要求されるレベ
ルを与えるようなサイズとされる（詳細は以下に説明す
る）。
回路３６は抵抗体３２とＶＳＳの間に直列に接続された
ペアのＭＯＳトランジスタ４０及び４２を含むが、ここ
で、トランジスタ４０のドレインは抵抗体３２に接続さ
れ、トランジスタ４０のソースはトランジスタ４２のド
レインに接続され、そしてトランジスタ４０のゲートは
演算増幅器１６の出力に結合される。トランジスタ４２
のゲートはそのドレインに結合され、トランジスタ４２
のソースはＶＳＳに接続される。回路３６はさらに抵抗
体３４とＶＳＳとの間で同様に接続されたペアのＭＯＳ
トランジスタ４４及び４６を含むが、ここで、トランジ
スタ４４のゲートはトランジスタ４０のゲートに接続さ
れ、トランジスタ４６のゲートはトランジスタ４２のゲ
ートに接続される。第２図に示されるごとく、トランジ
スタ４４及び４６はトランジスタ４０及び４２の幅対長
さ（Ｚ／Ｌ）比よりｎ倍大きな幅対長さ比を持つように
設計される。下に示されるごとく、このｎ係数は先行技
術と対比して抵抗体サイズの減少を補償する機能を持
つ。より詳細には、回路３０のバンドギヤツプ電圧、Ｖ
ＢＧは以下の式によつて定義される。
（１）式と（２）式との比較から、本発明によるバンド
ギヤツプ基準回路では、結果として、先行技術の係数Ｒ
２２／Ｒ２０に代つて係数ｎ（Ｒ３４／Ｒ３２）が使用
されることがわかる。従つて、もしｎ＝１０のときは、
必要とされる抵抗体の値は約１００ｋから約１０ｋに減
少され、従つて、高い温度係数ｐ−タブ抵抗体のかわり
に低い温度係数ｐ＋拡散抵抗体が使用できることとな
る。
カスコードＭＯＳ構成を使用することのもう１つの長所
は前述の回路に単に１つの追加のトランジスタを加える
ことによつて定電流源が実現できることである。第２図
に示されるごとく、ＭＯＳトランジスタ５０を含むこと
ができるが、ここで、トランジスタ５０のゲートはトラ
ンジスタ４２及び４６のゲートに接続され、トランジス
タ５０のソースはＶＳＳに接続される。トランジスタ５
０は、示されるごとく、トランジスタ４０及び４２より
ｍ倍大きなＺ／Ｌ比を持つ。トランジスタ５０を流れる
電流、ＩＢＩＡＳは以下の式によつて表わされる。
演算増幅器１６の出力が第１図の先行技術の構成によつ
て要求されるようにバンドギヤツプ電流をシンクするこ
とを要求されないことからもう１つの長所が得られる。
つまり、上述のごとく、演算増幅器１６の出力はトラン
ジスタ４０及び４４のゲート端子の所でカスコード回路
３６に結合される。
第２図の回路に対する供給電圧ＶＤＤとＶＳＳとの間の
最小電圧差は以下によつて表わされる。
（ＶＤＤ−ＶＳＳ）ｍｉｎ＝ＶＢＧ＋ＶＴＨ（ｎ）＋２
ＶＯＮ′ (4) ここで、ＶＴＨ（ｎ）はトランジスタ４４及び４６に対
するいき値電圧と定義され、ＶＯＮもトランジスタ４４
及び４６と関連する。低供給電圧にて動作するために
は、第３図に示される回路に含まれる比例カスコード電
流ミラーが式（４）からＶＴＨ（ｎ）を除去するために
使用される。示されるごとく、ペアのＭＯＳトランジス
タ６２及び６４から形成される電流ミラーはそれぞれペ
アのトランジスタ６６及び６８のドレイン端子に類似の
Ｉ′電流を供給する。トランジスタ６６がトランジスタ
６２とＶＳＳの間に接続されるが、ここで、トランジス
タ６６のゲートはトランジスタ４２及び４６のゲートに
接続される。トランジスタ６６のゲート−ソース電圧、
ＶＧＳは量ＶＴＨ（ｎ）＋ＶＯＮに等しい。Ｖ
ＴＨ（ｎ）要素を除去するために、トランジスタ６８
は、第３図に示されるごとく、トランジスタ４０及び４
２のＺ／Ｌ比の４分の１のＺ／Ｌ比を持つように選択さ
れる。従つて、トランジスタ６８のＶＧＳは量Ｖ
ＴＨ（ｎ）＋２ＶＯＮと等しくなる。こうして、両方の
トランジスタ４４及び４６に対するドレイン−ソース電
圧、ＶＤＳが、ＶＯＮと等しくなるように変更され、従
つて、ＶＤＤとＶＳＳの間の最小電圧差は以下のように
表わすことができる。
（ＶＤＤ−ＶＳＳ）ｍｉｎ＝ＶＢＧ＋ＶＯＮ（４４）＋
ＶＯＮ（４６）＝ＶＢＧ＋２ＶＯＮ (5)
【図面の簡単な説明】
第１図は先行技術による基本的なＣＭＯＳバンドギヤツ
プ電圧基準回路を示し； 第２図は本発明による一例としてのＣＭＯＳバンドギヤ
ツプ電圧基準回路を示し；そして 第３図は本発明による第２図に示される構成よりも低電
圧源にて動作できるもう１つのＣＭＯＳバンドギヤツプ
電圧基準回路を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−109912（ＪＰ，Ａ) 特開 昭58−96317（ＪＰ，Ａ) 特開 昭61−59902（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】出力として実質的に温度に依存しないバン
    ドギャップ基準電圧（ＶＢＧ）を提供するための電圧基
    準回路（３０）であって、該基準回路は差動増幅手段
    （１６）、コレクタ及びベースが第１の基準電位点（Ｖ
    ＤＤ）に接続された第１のバイポーラトランジスタ（１
    ２）、コレクタ及びベースが該第１の基準電位点に接続
    されエミッタが該差動増幅手段の第１の入力端子に接続
    された第２のバイポーラトランジスタ（１４）、該第１
    のトランジスタの該エミッタと該差動増幅手段の第２の
    入力端子の間に接続された第１の抵抗体（３２）、該第
    ２のバイポーラトランジスタの該エミッタに接続された
    第２の抵抗体（３４）及び該第１及び第２の抵抗体と第
    ２の基準電位点（ＶＳＳ）の間に直列に接続されさらに
    該差動増幅手段の出力端子に接続されＭＯＳカスコード
    トランジスタ回路（３６）を含み、該ＭＯＳカスコー
    ド トランジスタ回路は、各々がソース、ドレイン及び
    ゲート端子を持ちＺ／Ｌとして定義される幅対長さ比を
    含むように形成されかつ該第１の抵抗体と該第２の基準
    電位点の間に接続された第１の複数のＭＯＳトランジス
    タ（４０、４２）、及び各々がソース、ドレイン及びゲ
    ート端子を持ちｎ（Ｚ／Ｌ）として定義される幅対長さ
    比を持つように形成されかつ該第２の抵抗体と該第２の
    基準電位点の間に接続された第２の複数のＭＯＳトラン
    ジスタ（４４、４６）を含み、ｎが幅対長さサイズ係数
    として定義され、該電圧基準回路が、第２と第１の抵抗
    体の比に該サイズ係数ｎと該第２及び第１のトランジス
    タの飽和電流の比との両者を掛けたものと、第１のトラ
    ンジスタのベース−エミッタ電圧との和に比例する出力
    バンドギャップ基準電圧を提供するように機能すること
    を特徴とする回路。
  2. 【請求項２】特許請求の範囲第１項に記載の回路におい
    て、該ＭＯＳカスコード トランジスタ回路が、第１の
    ＭＯＳトランジスタ（４０）と第２のＭＯＳトランジス
    タ（４２）と第３のＭＯＳトランジスタ（４４）と第４
    のＭＯＳトランジスタ（４６）とを有し、該第１と第２
    のＭＯＳトランジスタは前記第１の複数のＭＯＳトラン
    ジスタを構成すると共に該第１の抵抗体と該第２の基準
    電位点の間に直列に接続され、該第１のＭＯＳトランジ
    スタのゲート端子が該差動増幅手段の出力に接続され、
    該第２のＭＯＳトランジスタのゲートが該第１のＭＯＳ
    トランジスタのソースと該第２のＭＯＳトランジスタの
    ドレインとの相互接続点に接続され、前記第３と第４の
    ＭＯＳトランジスタは前記第２の複数のＭＯＳトランジ
    スタを構成すると共に該第２の抵抗体と該第２の基準電
    位点の間に直列に接続され、第３のＭＯＳトランジスタ
    のゲート端子が該第１のＭＯＳトランジスタのゲート端
    子に接続され、第４のＭＯＳトランジスタのゲート端子
    が該第２のＭＯＳトランジスタのゲート端子に接続され
    ていることを特徴とする回路。
  3. 【請求項３】特許請求の範囲第２項に記載の回路におい
    て、該回路は基準電流を提供するために第５のＭＯＳト
    ランジスタ（５０）を有し、該第５のＭＯＳトランジス
    タのゲートが第２及び第４のＭＯＳトランジスタの相互
    接続されたゲートに接続され、該第５のＭＯＳトランジ
    スタのソースが第２の基準電位点に接続され、該第５の
    ＭＯＳトランジスタがｍ（Ｚ／Ｌ）の幅対長さ比を持
    ち、ｍと第１の抵抗体との比に第１及び第２のバイポー
    ラトランジスタに関連する定数を掛けたものに関連する
    基準電流としてドレイン電流を提供することを特徴とす
    る回路。
  4. 【請求項４】特許請求の範囲第２項に記載の回路におい
    て、該回路は第１と第２の基準電位点の間に接続されさ
    らにカスコードＭＯＳトランジスタ回路に接続されたＭ
    ＯＳカスコード電流ミラー（６２、６４、６６、６８）
    を有し、該ＭＯＳカスコード電流ミラーは、該カスコー
    ドＭＯＳトランジスタ回路を該第１と第２の基準電位の
    間の電圧差を減少させる所定の値でバイアスすることを
    特徴とする回路。
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