JPS58109912A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS58109912A JPS58109912A JP56207030A JP20703081A JPS58109912A JP S58109912 A JPS58109912 A JP S58109912A JP 56207030 A JP56207030 A JP 56207030A JP 20703081 A JP20703081 A JP 20703081A JP S58109912 A JPS58109912 A JP S58109912A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＳｔ半導体のバンドギャップ電圧を用いた基準
電圧発生回路に関するものである。
電圧発生回路に関するものである。
従来のこの種基準電圧発生回路を第１図に示す。
図においてＴｒｌ ｙ Ｔｒ２はＮＰＮ ｌ−ランゾス
タ、Ｒ１＋Ｒ２＋ Ｒｓ ＋ Ｒａは抵抗、Ａ、は差動
増幅器、ｖいは電源端子、Ｅは接地端子、ｖｏＵＴは出
力端子である。
タ、Ｒ１＋Ｒ２＋ Ｒｓ ＋ Ｒａは抵抗、Ａ、は差動
増幅器、ｖいは電源端子、Ｅは接地端子、ｖｏＵＴは出
力端子である。
次にその動作について説明する。
電源電圧は電源端子■、と接地端子Ｅ間に供給され、差
動増幅器Ａ、にょる負帰還にょシ抵抗Ｒ７゜Ｒ２の端子
電圧は同一電位に保たれる。このことはトランジスタＴ
ｒ１とＴｒ２のコレクタ電流の電流比が抵抗Ｒ２１Ｒ１
の抵抗比に等しいことを意味している。トランジスタＴ
ｒ １のエミッタ電流は抵抗Ｒ６にかかる電圧、即ち
、トランジスタＴｒ１とＴ ｒ ２のペース・エミッタ
間電圧の差で決まシ、抵抗Ｒ４にはトランジスタＴｒ１
とＴ ｒ ２のエミッタ電流の和が流れる。そして出力
端子Ｖ。Ｕ、と接地端子８間の電圧はトランジスタＴｒ
２のベース・エミッタ間電圧と抵抗Ｒ４の端子電圧との
和となる。
動増幅器Ａ、にょる負帰還にょシ抵抗Ｒ７゜Ｒ２の端子
電圧は同一電位に保たれる。このことはトランジスタＴ
ｒ１とＴｒ２のコレクタ電流の電流比が抵抗Ｒ２１Ｒ１
の抵抗比に等しいことを意味している。トランジスタＴ
ｒ １のエミッタ電流は抵抗Ｒ６にかかる電圧、即ち
、トランジスタＴｒ１とＴ ｒ ２のペース・エミッタ
間電圧の差で決まシ、抵抗Ｒ４にはトランジスタＴｒ１
とＴ ｒ ２のエミッタ電流の和が流れる。そして出力
端子Ｖ。Ｕ、と接地端子８間の電圧はトランジスタＴｒ
２のベース・エミッタ間電圧と抵抗Ｒ４の端子電圧との
和となる。
この出力電圧は、次のようにあられされる。
・・（Ｔ。） “°“１“
ｖ−ｖｌ−一＋ｖＢＥ２ｏ１＋Ｔｔｎ−ｉＱｇ２
＋旦６．五
Ｑ Ｊ２０ ・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・（２）ム＝ムム
加＝ふ、 ＡＥｌ 、、、、、、０．．０．、、、、
、、．０．、 （３）Ｊｊ ＩＣ，ＡＥ２Ｒ２可 亙＝１ ・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・（４）Ｊ２０ Ｔ。
・・・・・・・・・・・・・・・・・・（２）ム＝ムム
加＝ふ、 ＡＥｌ 、、、、、、０．．０．、、、、
、、．０．、 （３）Ｊｊ ＩＣ，ＡＥ２Ｒ２可 亙＝１ ・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・（４）Ｊ２０ Ｔ。
なお、ｋ：デルラマン定数
ｑ：電子の電荷
Ｔ：絶対温度（０Ｋ）
ｎ：定数（夕１．５）
Ｊ１＋Ｊ２．： ）ランジスタＴ ｒ １ ｌＴ ｒ
２の電流密度Ｉｃｔ＋ ＩＣ２： ／／
コレクタＮ流ＡＥ１ ｒ Ａｇ２ ：
ｐ エミッタ面積Ｖｎ
ｉ＋２ ： ）ランジスタＴｒ２のペース・エミッ
タ間電圧ＹｓＥ２ｏ ： Ｔ＝Ｔ□（’Ｋ）でのｖＢ
、の値Ｊ ２ ｏ： ｔｔ Ｊ２の値（１
）式は（２）〜（４）式よシ次のようにあられされる。
２の電流密度Ｉｃｔ＋ ＩＣ２： ／／
コレクタＮ流ＡＥ１ ｒ Ａｇ２ ：
ｐ エミッタ面積Ｖｎ
ｉ＋２ ： ）ランジスタＴｒ２のペース・エミッ
タ間電圧ＹｓＥ２ｏ ： Ｔ＝Ｔ□（’Ｋ）でのｖＢ
、の値Ｊ ２ ｏ： ｔｔ Ｊ２の値（１
）式は（２）〜（４）式よシ次のようにあられされる。
”ＯＵＴ ＝ ’ｇ。＋Ｔ、（”ＢＦ２ Ｖｇｏ）＋（
ｎ １）””ｚｎ’ Ｔ この出力電圧Ｖ。ＵＴの温度係数がＴ＝Ｔ０（’Ｋ）で
零である条件を（５）式から求めると、 ・・・・・・・・・・・・（６） （６）式の左辺はＴ＝Ｔｏ（’Ｋ）でのＶ。Ｕ、の値で
ある。
ｎ １）””ｚｎ’ Ｔ この出力電圧Ｖ。ＵＴの温度係数がＴ＝Ｔ０（’Ｋ）で
零である条件を（５）式から求めると、 ・・・・・・・・・・・・（６） （６）式の左辺はＴ＝Ｔｏ（’Ｋ）でのＶ。Ｕ、の値で
ある。
設定すると温度係数が零となシ、その値はＳｉのバンド
ギャップ電圧にほぼ等しくなる。
ギャップ電圧にほぼ等しくなる。
このことから”Ｍｔｚ 歩Ｒ％、の抵抗比、ＡＥＺＥ２
のトランジスタのエミツタ面積比を（６）式を満たすよ
うに設定するとＳｉバンドギヤ′ッゾ電圧にほぼ等しで
きる。
のトランジスタのエミツタ面積比を（６）式を満たすよ
うに設定するとＳｉバンドギヤ′ッゾ電圧にほぼ等しで
きる。
しかしながら、この回路はトランジスタＴｒ１＋Ｔｒ２
のコレクタ電流を検出する必要が有るため、コレクタ端
子を電源端子ＶＩＮに接続することができず、又抵抗比
によ多出力を設定することから抵抗の相対精度が問題と
なる欠点があった。
のコレクタ電流を検出する必要が有るため、コレクタ端
子を電源端子ＶＩＮに接続することができず、又抵抗比
によ多出力を設定することから抵抗の相対精度が問題と
なる欠点があった。
本発明は、以上のような従来の欠点を除去するため電流
密度の異なるＮＰＮ ）ランジスタの各々のベース・エ
ミッタ間電圧及び相互の電圧の差を検出し、利得を容量
比で設定するようにしたもので、ＮＰＮ ）ランジスタ
のコレクタ端子を電源に結合可能とし、利得の設定を抵
抗比の代シに容量比で行うＣ−ＭＯ８集積化に適したＳ
ｉパンドギャッグの基準電圧発生回路を提供するように
したものである。
密度の異なるＮＰＮ ）ランジスタの各々のベース・エ
ミッタ間電圧及び相互の電圧の差を検出し、利得を容量
比で設定するようにしたもので、ＮＰＮ ）ランジスタ
のコレクタ端子を電源に結合可能とし、利得の設定を抵
抗比の代シに容量比で行うＣ−ＭＯ８集積化に適したＳ
ｉパンドギャッグの基準電圧発生回路を提供するように
したものである。
以下本発明の一実施例を図面にょシ詳細に説明する。
第２図は、本発明基準電圧発生回路の第１の実施例で、
Ｔｒ３ 、 Ｔｒ４はＮＰＮ ）ランジスタ、Ｔｒ５
＋Ｔｒ６ ｙ ’Ｔｒ７はＮチャネルＭＯ８ＦＥＴ （
以下単に、ＮＭＯ８という）、ＣＩ ｒ ０２ ｒ Ｃ
３は容量、ｓｌ、ｓ２゜Ｓ３はスイッチ、Ｒ５は抵抗、
Ａ２ ｓ Ａ５は差動増幅器を示す。
Ｔｒ３ 、 Ｔｒ４はＮＰＮ ）ランジスタ、Ｔｒ５
＋Ｔｒ６ ｙ ’Ｔｒ７はＮチャネルＭＯ８ＦＥＴ （
以下単に、ＮＭＯ８という）、ＣＩ ｒ ０２ ｒ Ｃ
３は容量、ｓｌ、ｓ２゜Ｓ３はスイッチ、Ｒ５は抵抗、
Ａ２ ｓ Ａ５は差動増幅器を示す。
トランジスタＴｒ５ ｅ Ｔｒ４のコレクタ端子は第１
の電位点ｖｘＮ、と接続し、ベース端子は第２の電位点
例えば接地端子Ｅと接続し、−トランジスタＴｒｓ。
の電位点ｖｘＮ、と接続し、ベース端子は第２の電位点
例えば接地端子Ｅと接続し、−トランジスタＴｒｓ。
Ｔ ｒ ａのエミッタ端子は各々Ｎ ＭＯＳ Ｔｒｓ
ｌ Ｔｒ６のドレイン端子と接続されている。Ｎ ＭＯ
Ｓ Ｔｒｓ 、 Ｔｒ６゜Ｔｒｙのダート端子は共通結
合されてＮ ＭＯＢ Ｔｒｙのドレイン端子に接続され
、Ｎ ＭＯＳ Ｔｒ５ ＋ Ｔｒ６＋ Ｔｒ。
ｌ Ｔｒ６のドレイン端子と接続されている。Ｎ ＭＯ
Ｓ Ｔｒｓ 、 Ｔｒ６゜Ｔｒｙのダート端子は共通結
合されてＮ ＭＯＢ Ｔｒｙのドレイン端子に接続され
、Ｎ ＭＯＳ Ｔｒ５ ＋ Ｔｒ６＋ Ｔｒ。
のソース端子は第３の電位点■ＩＮ２と接続し、電源端
子ｖＩＮ３とＮ ＲＩＩＯ８Ｔｒｙのドレイン端子間に
直列に抵抗Ｒ５が接続されている。トランジスタＴｒｓ
ＩＴ ｒ ａの各々のエミッタ端子は第１のスイッチ
Ｓ１を通じて容量Ｃ１の一端に切り換え接続され１．ト
ランジスタＴｒ４のエミッタ端子に接続された差動増幅
器Ａ２の非反転入力端子、容量Ｃ１の他端は差動増幅器
Ａ２の反転入力端子に接続され、容量Ｃ２とリセット用
の第２のスイッチＳ２は差動増幅器Ａ２の反転入力端子
と出力端子ｖ０４間に接続され、第３のスイッチＳ３は
出力端子Ｖ。１とイｕ得１のノぐツファアンゾＡ３の非
反転入力端子間に接続され、容量Ｃ６はバッファアンプ
Ａ５の非反転入力端子と接地端子間接続されている。ｖ
０２はバッファアンプＡ６の出力端子で１り、ＣＣはス
イッチ８１ ｒ ８２ ＋ ８３の制御回路でちる。
子ｖＩＮ３とＮ ＲＩＩＯ８Ｔｒｙのドレイン端子間に
直列に抵抗Ｒ５が接続されている。トランジスタＴｒｓ
ＩＴ ｒ ａの各々のエミッタ端子は第１のスイッチ
Ｓ１を通じて容量Ｃ１の一端に切り換え接続され１．ト
ランジスタＴｒ４のエミッタ端子に接続された差動増幅
器Ａ２の非反転入力端子、容量Ｃ１の他端は差動増幅器
Ａ２の反転入力端子に接続され、容量Ｃ２とリセット用
の第２のスイッチＳ２は差動増幅器Ａ２の反転入力端子
と出力端子ｖ０４間に接続され、第３のスイッチＳ３は
出力端子Ｖ。１とイｕ得１のノぐツファアンゾＡ３の非
反転入力端子間に接続され、容量Ｃ６はバッファアンプ
Ａ５の非反転入力端子と接地端子間接続されている。ｖ
０２はバッファアンプＡ６の出力端子で１り、ＣＣはス
イッチ８１ ｒ ８２ ＋ ８３の制御回路でちる。
次にその動作について説明する。
トランジスタＴｒｓ ＋ Ｔｒ４の各々のエミッタ電流
はＮ ＭＯＳ Ｔｒｓ ＋ Ｔｒ６のドレイン電流に等
しく、このＮ ＭＯＳ Ｔｒｓ ｐ Ｔｒ６のドレイン
電流は電源端子ｖＩＮＳ ’抵抗Ｒ５及びＮ ＭＯＳ
Ｔｒｙからなる７９４７７回路により設定され、抵抗Ｒ
５に流れる・ぐイアスミ流、即ちＮ ＭＯＳ Ｔｒ；＋
のドレイン電流によって決る。
はＮ ＭＯＳ Ｔｒｓ ＋ Ｔｒ６のドレイン電流に等
しく、このＮ ＭＯＳ Ｔｒｓ ｐ Ｔｒ６のドレイン
電流は電源端子ｖＩＮＳ ’抵抗Ｒ５及びＮ ＭＯＳ
Ｔｒｙからなる７９４７７回路により設定され、抵抗Ｒ
５に流れる・ぐイアスミ流、即ちＮ ＭＯＳ Ｔｒ；＋
のドレイン電流によって決る。
今、トランジスタＴｒｓ ｌ Ｔｒ４の各々は単位トラ
ンジスタがＮ３個、Ｎ４個から構成され、ＮＭＯ８Ｔｒ
５１ Ｔｒ６１ Ｔｒｙの各々は単位Ｎ ＭＯＳがＮ５
個、Ｎ６個、Ｎ７個から構成されているとするとトラン
ジスタＴｒ ＋ Ｔｒ のエミッタ電流比はＮ Ｍ
ＯＳ Ｔｒ５ ＋ Ｔｒｂの４ ドレイ電流の比、即ちＮ５とＮ６の比になる。又３ トランジスタＴｒ５＋ Ｔｒ４の電流密度の比は１対可
五倍にほぼ等しい。トランジスタＴｒｓ ｌ Ｔｒ４の
・・・７ ヘー スａ エミッタ間電圧をｖＢｇｌ １ ｖＢＩ２
とし、ｖＢＩ、２とｖＢＦ、、の電位差をΔｖＢＥとす
ると、次のようにあられされる。
ンジスタがＮ３個、Ｎ４個から構成され、ＮＭＯ８Ｔｒ
５１ Ｔｒ６１ Ｔｒｙの各々は単位Ｎ ＭＯＳがＮ５
個、Ｎ６個、Ｎ７個から構成されているとするとトラン
ジスタＴｒ ＋ Ｔｒ のエミッタ電流比はＮ Ｍ
ＯＳ Ｔｒ５ ＋ Ｔｒｂの４ ドレイ電流の比、即ちＮ５とＮ６の比になる。又３ トランジスタＴｒ５＋ Ｔｒ４の電流密度の比は１対可
五倍にほぼ等しい。トランジスタＴｒｓ ｌ Ｔｒ４の
・・・７ ヘー スａ エミッタ間電圧をｖＢｇｌ １ ｖＢＩ２
とし、ｖＢＩ、２とｖＢＦ、、の電位差をΔｖＢＥとす
ると、次のようにあられされる。
但し、 上り瓦〉１となる。
Ｎ４ Ｎ５
ｎｋＴ Ｔｇ
ｖＢＥ２＝ｖ、。＋、、 （”ａｇ２ｏ Ｖｇ。）
＋ 、 Ｚｎ Ｔ十とｔｎ里−０−１−、、−（８） Ｑ ＩＥ２０ なお、ｖＢＩ２０ ： Ｔ＝ＴＯ（’Ｋ） テのＶＩＩ
ｔ２ ｏ値■。２ ： トランジスタＴ ｒ ４のエミ
ッタ電流Ｉｒ、２ｏ ’ Ｔ＝Ｔｏ（’Ｋ）でのＩＥ２
の値（７）式と（８）式からΔｖＢ１．は正の温度係数
、ｖＢＩ２は負の温度係数を持つ。ｖＢＩ２にΔｖＢＥ
をに倍して加えることによシ温度係数を零にする。その
時の出力電圧はＶ。ＵＴ”ＶＢ。２千Ｋ・ΔＶ□となる
。
＋ 、 Ｚｎ Ｔ十とｔｎ里−０−１−、、−（８） Ｑ ＩＥ２０ なお、ｖＢＩ２０ ： Ｔ＝ＴＯ（’Ｋ） テのＶＩＩ
ｔ２ ｏ値■。２ ： トランジスタＴ ｒ ４のエミ
ッタ電流Ｉｒ、２ｏ ’ Ｔ＝Ｔｏ（’Ｋ）でのＩＥ２
の値（７）式と（８）式からΔｖＢ１．は正の温度係数
、ｖＢＩ２は負の温度係数を持つ。ｖＢＩ２にΔｖＢＥ
をに倍して加えることによシ温度係数を零にする。その
時の出力電圧はＶ。ＵＴ”ＶＢ。２千Ｋ・ΔＶ□となる
。
今、Ｔ ＝ Ｔｏ（’Ｋ）で温度係数が零になる条件を
求めると次のようにあられされる。
求めると次のようにあられされる。
但しし’Ｇ２ｏ ””とする。
（９）式を満たすＫの値を選ぶと、この時（９）式はＴ
＝Ｔ０（’Ｋ）での出力電圧がＳｔのバンドギャップ電
あることを示している。差動増幅器Ａ２は加算増幅器と
して作用し、利得は容量ＣＩ、、 ＊ Ｃ２め容量比に
よつ−１り７％ Ｃλ２を（９）式のＫに等しくなる
ように設定する。なおスイッチ８１ ｅ ８２ ｅ Ｓ
ｓの動作、出力端子Ｖ。１．■。２の波形を第３図に示
す。
＝Ｔ０（’Ｋ）での出力電圧がＳｔのバンドギャップ電
あることを示している。差動増幅器Ａ２は加算増幅器と
して作用し、利得は容量ＣＩ、、 ＊ Ｃ２め容量比に
よつ−１り７％ Ｃλ２を（９）式のＫに等しくなる
ように設定する。なおスイッチ８１ ｅ ８２ ｅ Ｓ
ｓの動作、出力端子Ｖ。１．■。２の波形を第３図に示
す。
制御回路ＣＣはスイッチ８１＋ ８２ ｒ ８５を制御
する回路で、その制御信号を同じスイッチＳ４． Ｎ２
゜Ｎ３と同一の記号で示したもので、信号Ｓ、がＩ（Ｈ
”のときはスイッチＳ１はトラン・ゾスタＴｒ４のエミ
ッタ端子に接続状態にあシ、”Ｌ”のときはスイッチＳ
１はトランジスタＴｒ３のエミッタ端子に接続状態とな
る。スイッチＳ２ ＊ ８５は制御信号８２ ＊ ８５
が′Ｈ”のとき閉じておシ、“Ｌ”のときは開いた状態
である。
する回路で、その制御信号を同じスイッチＳ４． Ｎ２
゜Ｎ３と同一の記号で示したもので、信号Ｓ、がＩ（Ｈ
”のときはスイッチＳ１はトラン・ゾスタＴｒ４のエミ
ッタ端子に接続状態にあシ、”Ｌ”のときはスイッチＳ
１はトランジスタＴｒ３のエミッタ端子に接続状態とな
る。スイッチＳ２ ＊ ８５は制御信号８２ ＊ ８５
が′Ｈ”のとき閉じておシ、“Ｌ”のときは開いた状態
である。
第３図のタイムチャートに示すように、最初のリセット
時には、リセットスイッチＳ２は閉じた状態であシ、ス
イッチＳ１がトランジスタＴｒ ４のエミッタ端子に接
続状態で、スイッチＳ３は開いた状態である。このとき
、出力端子Ｖ。、は−ｖＢＩ２の電位であり、出力端子
■。２は容量Ｃ３のチャージされた電圧を保持している
。次に、リセットスイッチＳ２を開き、スイッチＳ１を
トランジスタＴｒ３のエミッタ側へ切り換えると出力端
子Ｖ。、の電圧は−ＶＢＥ２Ｃ１ からΔｖ、、 、＋、ｊ−タは下がシ、−ｖＢＩ２−Δ
ｖ、Ｉ、２ ｘ ５となる。
時には、リセットスイッチＳ２は閉じた状態であシ、ス
イッチＳ１がトランジスタＴｒ ４のエミッタ端子に接
続状態で、スイッチＳ３は開いた状態である。このとき
、出力端子Ｖ。、は−ｖＢＩ２の電位であり、出力端子
■。２は容量Ｃ３のチャージされた電圧を保持している
。次に、リセットスイッチＳ２を開き、スイッチＳ１を
トランジスタＴｒ３のエミッタ側へ切り換えると出力端
子Ｖ。、の電圧は−ＶＢＥ２Ｃ１ からΔｖ、、 、＋、ｊ−タは下がシ、−ｖＢＩ２−Δ
ｖ、Ｉ、２ ｘ ５となる。
この電圧が（９）式のＳｉバンドギャップ電圧に相当す
る基準電圧である。この値は接地に対する負の基準電圧
である。出力端子Ｖ。１の電圧はパルスの基準電圧出力
であるため、直流出力が必要であるときはパッファアン
ゾＡ５．スイッチＳ３及び容量Ｃ３からなるサンプルア
ンドホールド・回路の出力端子ｖｏ２の電圧を用いると
よい。この動作は出力端子Ｖｏ１の基準出力をスイッチ
Ｓ５を閉じて、容量Ｃ３にチャージして、スイッチＳ３
を開いても基準電圧を保持し、出力端子Ｖ。２の出力は
直流基準電圧出力となる。さらに差動増幅器Ａ２ノ入カ
オ、ヤツ）！圧に関しては、容量を用いて入力オフセッ
ト電圧分をチャージすることによシ容易に補正すること
が可能である。
る基準電圧である。この値は接地に対する負の基準電圧
である。出力端子Ｖ。１の電圧はパルスの基準電圧出力
であるため、直流出力が必要であるときはパッファアン
ゾＡ５．スイッチＳ３及び容量Ｃ３からなるサンプルア
ンドホールド・回路の出力端子ｖｏ２の電圧を用いると
よい。この動作は出力端子Ｖｏ１の基準出力をスイッチ
Ｓ５を閉じて、容量Ｃ３にチャージして、スイッチＳ３
を開いても基準電圧を保持し、出力端子Ｖ。２の出力は
直流基準電圧出力となる。さらに差動増幅器Ａ２ノ入カ
オ、ヤツ）！圧に関しては、容量を用いて入力オフセッ
ト電圧分をチャージすることによシ容易に補正すること
が可能である。
このように、第１の実施例では２つのＮＰＮ ）ランジ
スタのエミッタ電圧の差を検出し、容量比による加算増
幅器で増幅する構成であるから、ＮＰＮトランジスタの
コレクタ端子と電源端子に接続することができ、又利得
を抵抗比の代シに容量比で設定できる。このことはＣＭ
ＯＳ集積回路においては電源電圧のかかる基板がコレク
タとなるトランジスタが容易に形成可能であり、さらに
高比精度の容量も実現可能であるからＳｉバンドギャッ
プ電圧のＣＭＯＳ集積化基準電圧発生回路を実現できる
効果がある。
スタのエミッタ電圧の差を検出し、容量比による加算増
幅器で増幅する構成であるから、ＮＰＮトランジスタの
コレクタ端子と電源端子に接続することができ、又利得
を抵抗比の代シに容量比で設定できる。このことはＣＭ
ＯＳ集積回路においては電源電圧のかかる基板がコレク
タとなるトランジスタが容易に形成可能であり、さらに
高比精度の容量も実現可能であるからＳｉバンドギャッ
プ電圧のＣＭＯＳ集積化基準電圧発生回路を実現できる
効果がある。
以上、第１の実施例ではトランジスタのエミッタ電流の
バイアス回路として電圧源、抵抗及びＮＭＯＳによる回
路を説明したが、第４図に第２の実施例を示す。図に示
すようにトランジスタＴｒ３のエミッタ端子とＮ ＭＯ
Ｓ Ｔｒｓのドレイン端子間に、抵抗Ｒ６を接続し、抵
抗Ｒ６にかかる電圧がトランジスタＴｒ ｒ Ｔｒ４
のペース・エミッタ間電圧の差のΔｖ０に等しくなるよ
うに差動増幅器Ａ４によりＮ ＭＯＳ Ｔｒｓ ｒ Ｔ
ｒ６のダート端子に負帰還をかける構成とすれば、トラ
ンジスタＴ ｒ ｓのエミッタ電流はは単位Ｎ ＭＯＳ
がＮ５個、Ｎ６個から構成されているものとする。以下
、第１の実施例と同様な動作により基準電圧出力を発生
させることができる。
バイアス回路として電圧源、抵抗及びＮＭＯＳによる回
路を説明したが、第４図に第２の実施例を示す。図に示
すようにトランジスタＴｒ３のエミッタ端子とＮ ＭＯ
Ｓ Ｔｒｓのドレイン端子間に、抵抗Ｒ６を接続し、抵
抗Ｒ６にかかる電圧がトランジスタＴｒ ｒ Ｔｒ４
のペース・エミッタ間電圧の差のΔｖ０に等しくなるよ
うに差動増幅器Ａ４によりＮ ＭＯＳ Ｔｒｓ ｒ Ｔ
ｒ６のダート端子に負帰還をかける構成とすれば、トラ
ンジスタＴ ｒ ｓのエミッタ電流はは単位Ｎ ＭＯＳ
がＮ５個、Ｎ６個から構成されているものとする。以下
、第１の実施例と同様な動作により基準電圧出力を発生
させることができる。
この時の基準電圧は−〔７ｇ。＋（ｎ−１）企〕である
。
。
第５図は第３の実施例でＮＰＮ ）ランゾスタＴｒ３の
エミッタ端子とＮ ＭＯＳ Ｔｒ５のドレイン端子間に
直列に抵抗Ｒ６とＰチャンネルＭＯ８（以下Ｐ ＭＯＳ
という＞ Ｔｒ ４を接続し、トランジスタＴｒ４のエ
ミッタ端子とＮ ＭＯＳ Ｔｒｂのドレイン端子間にＰ
ＭＯＳ Ｔｒ６’を接続し、Ｐ ＭＯＳ Ｔｒ５’
＃ Ｔｒ６’のダート端子をＰＭＯ８Ｔｒ５′のドレイ
ン端子と接続し、Ｎ ＭＯＳ Ｔｒ５ ｓ Ｔｒｂのケ
゛−ト端子をＮ ＭＯＳ Ｔｒｂのドレイン端子と接続
する構成とすればトランジスタＴｒ３のエミッタ電流は
夕電流はＪＶＢＥ Ｘ ” となる・ Ｒ６Ｎｓ 以下、第１の実施例と同様な動作により基準電圧出力を
発生させることができる。この時の基準電圧は−〔Ｖｇ
ｏ ＋ （ｎ １ ） ’”’ ）である。
エミッタ端子とＮ ＭＯＳ Ｔｒ５のドレイン端子間に
直列に抵抗Ｒ６とＰチャンネルＭＯ８（以下Ｐ ＭＯＳ
という＞ Ｔｒ ４を接続し、トランジスタＴｒ４のエ
ミッタ端子とＮ ＭＯＳ Ｔｒｂのドレイン端子間にＰ
ＭＯＳ Ｔｒ６’を接続し、Ｐ ＭＯＳ Ｔｒ５’
＃ Ｔｒ６’のダート端子をＰＭＯ８Ｔｒ５′のドレイ
ン端子と接続し、Ｎ ＭＯＳ Ｔｒ５ ｓ Ｔｒｂのケ
゛−ト端子をＮ ＭＯＳ Ｔｒｂのドレイン端子と接続
する構成とすればトランジスタＴｒ３のエミッタ電流は
夕電流はＪＶＢＥ Ｘ ” となる・ Ｒ６Ｎｓ 以下、第１の実施例と同様な動作により基準電圧出力を
発生させることができる。この時の基準電圧は−〔Ｖｇ
ｏ ＋ （ｎ １ ） ’”’ ）である。
第６図は第４の実施例で、ＣＡの容量ブロックＣ１１〜
０１ｍのｍ個、スイッチ８１１〜８１ｍのｍ個、ＣＢの
容量ブロックＣ２１〜Ｃ２ｎのｎ個、スイッチ８２１〜
Ｓ２ｎのｎ個の構成であシ、利得が（ＣＡ ）、（ｃ＝
）の容量ブロックの容量比によシ決るので各容量ブロッ
クのスイッチを制御することによシ、各容量ブロックの
並列容量和の値を変えて、即ち、ブロック間の容量比を
変えて利得を制御できる。このことは集積化基準電圧の
製造後のバラツキの調整に利用することができる。例え
ば設定の基準電圧に対応した（ＣＡ）、（ＣＢ）の容量
ブロックのＭＯＳスイッチのＯＮ 、 ＯＦＦの状態に
応じたＭＯＳのダート端子のレベルを固定するようにｙ
−ト端子の制御口２．路の配線パターン層を溶断するこ
とによシ、調整を固定化できる。又ＭＯＳスイッチの代
シに直接配線・ぞターン層で容量を接続してお、き、調
整としては配線ノリーン層を溶断して゛容量を分離する
ことでも可能である。
０１ｍのｍ個、スイッチ８１１〜８１ｍのｍ個、ＣＢの
容量ブロックＣ２１〜Ｃ２ｎのｎ個、スイッチ８２１〜
Ｓ２ｎのｎ個の構成であシ、利得が（ＣＡ ）、（ｃ＝
）の容量ブロックの容量比によシ決るので各容量ブロッ
クのスイッチを制御することによシ、各容量ブロックの
並列容量和の値を変えて、即ち、ブロック間の容量比を
変えて利得を制御できる。このことは集積化基準電圧の
製造後のバラツキの調整に利用することができる。例え
ば設定の基準電圧に対応した（ＣＡ）、（ＣＢ）の容量
ブロックのＭＯＳスイッチのＯＮ 、 ＯＦＦの状態に
応じたＭＯＳのダート端子のレベルを固定するようにｙ
−ト端子の制御口２．路の配線パターン層を溶断するこ
とによシ、調整を固定化できる。又ＭＯＳスイッチの代
シに直接配線・ぞターン層で容量を接続してお、き、調
整としては配線ノリーン層を溶断して゛容量を分離する
ことでも可能である。
以上詳細に説明したように、本発明はＮＰＮ ）う／ジ
スタのコレクタ端子を電源に接続でき、容量比による加
算回路で構成される利点がある。このことはｃ−ＭＤｓ
集積回路において電源電圧のかかる基板がコレクタとな
るトランジスタが容易に形成可能であり、さらに比精度
の良い容量や差動増幅器、サンプルアンドホールド回路
、スイッチ等も形成できるから、従来集積化が困難であ
ったＣ−ＭＯ８集積回路の基準電圧発生回路に利用する
ことができる効果がある。
スタのコレクタ端子を電源に接続でき、容量比による加
算回路で構成される利点がある。このことはｃ−ＭＤｓ
集積回路において電源電圧のかかる基板がコレクタとな
るトランジスタが容易に形成可能であり、さらに比精度
の良い容量や差動増幅器、サンプルアンドホールド回路
、スイッチ等も形成できるから、従来集積化が困難であ
ったＣ−ＭＯ８集積回路の基準電圧発生回路に利用する
ことができる効果がある。
第１図は従来の基準電圧発生回路の回路図、第２図は本
発明基準電圧発生回路の一実施例を示す回路図、第３図
は第２図における回路の各点の波）彰説明図、第４図、
第５図、第６図は夫々本発明の他の実施例を示す回路図
′である。 Ｔｒｌｌ Ｔｒ２１ Ｔｒ３１ Ｔｒ４ ＋・＋ ＮＰ
Ｎ ）ランジスタ、Ｔｒ５ ＋ Ｔｒ６ ＋ Ｔｒ７
・・・ＮチャンネルＭＯ８ＦＥＴ（ＮＭＯ８）、Ｔｒ
’、 Ｔｒ ’−・・ＰＭＯ８ＳＳ１ ＊ Ｓ２ ＋
Ｓ３ｒ Ｓ１１〜８１ｍ。 ６ ８２１〜８２ｍ ”’スイッチ、Ａ１ ＊ Ａ２ ｒ
Ａ３ ｗ Ａ４・・・差動増幅器、ＣＣ・・・制御回路
。 特許出願人 沖電気工業株式会社
発明基準電圧発生回路の一実施例を示す回路図、第３図
は第２図における回路の各点の波）彰説明図、第４図、
第５図、第６図は夫々本発明の他の実施例を示す回路図
′である。 Ｔｒｌｌ Ｔｒ２１ Ｔｒ３１ Ｔｒ４ ＋・＋ ＮＰ
Ｎ ）ランジスタ、Ｔｒ５ ＋ Ｔｒ６ ＋ Ｔｒ７
・・・ＮチャンネルＭＯ８ＦＥＴ（ＮＭＯ８）、Ｔｒ
’、 Ｔｒ ’−・・ＰＭＯ８ＳＳ１ ＊ Ｓ２ ＋
Ｓ３ｒ Ｓ１１〜８１ｍ。 ６ ８２１〜８２ｍ ”’スイッチ、Ａ１ ＊ Ａ２ ｒ
Ａ３ ｗ Ａ４・・・差動増幅器、ＣＣ・・・制御回路
。 特許出願人 沖電気工業株式会社
Claims (1)
- ′コレクタ、ペースが夫々共通接続されて第１の電位点
、第２の電位点に接続され、エミッタが電流源回路を介
して第３の電位点に接続された一対のＮＰＮ ）ランジ
スタのエミッタ間差動電圧からシリコンのバンドギャッ
プ電圧に相当する基準電圧を取出す基準電圧発生回路に
おいて、非反転入力端を前記一対のＮＰＮ トランジス
タの一方のエミッタに、反転入力端を第１の容量の一端
に、反転入力端と出力端との間に第２の容量を接続した
差動増幅器と、前記第１の容量の他端を前記一対のトラ
ンジスタの各エミッタに交互に切換えて接続する第１の
スイッチと、前記第２の容量に並列に挿入された第２の
スイッチと、訂記差動増幅器の出力電圧が前記一対のＮ
ＰＮ ）ランジスタの一方のトランジスタのエミッタ・
４−ス間電圧を示す第１の電圧レベルとこの第１の電圧
レベルに前記一対のＮＰＮ ）ランゾスタのエミッタ間
差圧に前記第１の容量と第２の容量との容量比を乗じた
値を加算した電圧を示す第２の電圧レベルとを交互に示
すように前記第１、第２のスイッチを切換えて制御する
制御回路とを具備し、前記第２の電位点を基準とする前
記出力電圧の第２の電圧レベルがシリコンのバンドギャ
ップ電圧に等しくなるように前記容量比を選択したこと
を特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207030A JPS58109912A (ja) | 1981-12-23 | 1981-12-23 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207030A JPS58109912A (ja) | 1981-12-23 | 1981-12-23 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58109912A true JPS58109912A (ja) | 1983-06-30 |
| JPH03647B2 JPH03647B2 (ja) | 1991-01-08 |
Family
ID=16533035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207030A Granted JPS58109912A (ja) | 1981-12-23 | 1981-12-23 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58109912A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060874A (en) * | 1999-07-22 | 2000-05-09 | Burr-Brown Corporation | Method of curvature compensation, offset compensation, and capacitance trimming of a switched capacitor band gap reference |
| WO2005062150A1 (ja) * | 2003-12-24 | 2005-07-07 | Renesas Technology Corp. | 電圧発生回路と半導体集積回路装置 |
| JP2007052718A (ja) * | 2005-08-19 | 2007-03-01 | Fujitsu Ltd | バンドギャップ回路 |
-
1981
- 1981-12-23 JP JP56207030A patent/JPS58109912A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060874A (en) * | 1999-07-22 | 2000-05-09 | Burr-Brown Corporation | Method of curvature compensation, offset compensation, and capacitance trimming of a switched capacitor band gap reference |
| WO2005062150A1 (ja) * | 2003-12-24 | 2005-07-07 | Renesas Technology Corp. | 電圧発生回路と半導体集積回路装置 |
| JP2007052718A (ja) * | 2005-08-19 | 2007-03-01 | Fujitsu Ltd | バンドギャップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03647B2 (ja) | 1991-01-08 |
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