JPH03647B2 - - Google Patents
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- JPH03647B2 JPH03647B2 JP56207030A JP20703081A JPH03647B2 JP H03647 B2 JPH03647 B2 JP H03647B2 JP 56207030 A JP56207030 A JP 56207030A JP 20703081 A JP20703081 A JP 20703081A JP H03647 B2 JPH03647 B2 JP H03647B2
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- 239000003990 capacitor Substances 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 5
- 238000007664 blowing Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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- Automation & Control Theory (AREA)
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はSi半導体のバンドギヤツプ電圧を用い
た基準電圧発生回路に関するものである。
た基準電圧発生回路に関するものである。
従来のこの種基準電圧発生回路を第１図に示
す。図においてTr1，Tr2はNPNトランジスタ、
R1，R2，R3，R4は抵抗、A1は差動増幅器、VIN
は電源端子、Ｅは接地端子、VOUTは出力端子で
ある。
す。図においてTr1，Tr2はNPNトランジスタ、
R1，R2，R3，R4は抵抗、A1は差動増幅器、VIN
は電源端子、Ｅは接地端子、VOUTは出力端子で
ある。
次にその動作について説明する。
電源電圧は電源端子VINと接地端子Ｅ間に供給
され、差動増幅器A1による負帰還により抵抗R1，
R2の端子電圧は同一電位に保たれる。このこと
はトランジスタTr1とTr2のコレクタ電流の電流
比が抵抗R2，R1の抵抗比に等しいことを意味し
ている。トランジスタTr1のエミツタ電流は抵抗
R3にかかる電圧、即ち、トランジスタTr1とTr2
のベース・エミツタ間電圧の差で決まり、抵抗
R4にはトランジスタTr1とTr2のエミツタ電流の
和が流れる。そして出力端子VOUTと接地端子Ｅ
間の電圧はトランジスタTr2のベース・エミツタ
間電圧と抵抗R4の端子電圧との和となる。
され、差動増幅器A1による負帰還により抵抗R1，
R2の端子電圧は同一電位に保たれる。このこと
はトランジスタTr1とTr2のコレクタ電流の電流
比が抵抗R2，R1の抵抗比に等しいことを意味し
ている。トランジスタTr1のエミツタ電流は抵抗
R3にかかる電圧、即ち、トランジスタTr1とTr2
のベース・エミツタ間電圧の差で決まり、抵抗
R4にはトランジスタTr1とTr2のエミツタ電流の
和が流れる。そして出力端子VOUTと接地端子Ｅ
間の電圧はトランジスタTr2のベース・エミツタ
間電圧と抵抗R4の端子電圧との和となる。
この出力電圧は、次のようにあらわされる。
VOUT＝VBE2＋（R1／R2＋１）・R4／R3・kT／ｑlnJ2／
J1…(1) VBE2＝Vgp（１−Ｔ／TO）＋VBE20Ｔ／TO＋nkT
／ｑ lnTO／Ｔ ＋kT／ｑlnJ2／J20 …(2) J2／J1＝IC2／IC1・AE1／AE2＝R1／R2・AE1／A
E2…(3) J2／J20＝Ｔ／TO …(4) なお、ｋ：ボルツマン定数 ｑ：電子の電荷 Ｔ：絶対温度（〓） Vgp：０〓でのSiバンドギヤツプ電圧 （外挿値1.205V） ｎ：定数（1.5） J1，J2：トランジスタTr1，Tr2の電流密度 IC1，IC2： 〃 コレクタ電流 AE1，AE2： 〃 エミツタ面積 VBE2：トランジスタTr2のベース・エミツタ
間電圧 VBE20：Ｔ＝T0（〓）でのVBE2の値 J20： 〃 J2の値 (1)式は(2)〜(4)式より次のようにあらわされる。
J1…(1) VBE2＝Vgp（１−Ｔ／TO）＋VBE20Ｔ／TO＋nkT
／ｑ lnTO／Ｔ ＋kT／ｑlnJ2／J20 …(2) J2／J1＝IC2／IC1・AE1／AE2＝R1／R2・AE1／A
E2…(3) J2／J20＝Ｔ／TO …(4) なお、ｋ：ボルツマン定数 ｑ：電子の電荷 Ｔ：絶対温度（〓） Vgp：０〓でのSiバンドギヤツプ電圧 （外挿値1.205V） ｎ：定数（1.5） J1，J2：トランジスタTr1，Tr2の電流密度 IC1，IC2： 〃 コレクタ電流 AE1，AE2： 〃 エミツタ面積 VBE2：トランジスタTr2のベース・エミツタ
間電圧 VBE20：Ｔ＝T0（〓）でのVBE2の値 J20： 〃 J2の値 (1)式は(2)〜(4)式より次のようにあらわされる。
VOUT＝Vgp＋Ｔ／TO（VBE20−Vgp）＋（ｎ−１）
kT／ｑlnTO／Ｔ
＋（R1／R2＋１）R4／R3・kT／ｑln（R1／R2・
AE1／AE2 …(5) この出力電圧VOUTの温度係数がＴ＝TO（〓）で
零である条件を(5)式から求めると、 VBE20＋（R1／R2＋１）R4／R3・kTO／ｑln（R1／R2
・AE1 AE2） ＝Vgp＋（ｎ−１）kTO／ｑ …(6) (6)式の左辺はＴ＝TO（〓）でのVOUTの値であ
る。つまり出力電圧VOUTをVgp＋（ｎ−１）kTO／ｑ になるように設定すると温度係数が零となり、そ
の値はSiのバンドギヤツプ電圧にほぼ等しくな
る。
AE1／AE2 …(5) この出力電圧VOUTの温度係数がＴ＝TO（〓）で
零である条件を(5)式から求めると、 VBE20＋（R1／R2＋１）R4／R3・kTO／ｑln（R1／R2
・AE1 AE2） ＝Vgp＋（ｎ−１）kTO／ｑ …(6) (6)式の左辺はＴ＝TO（〓）でのVOUTの値であ
る。つまり出力電圧VOUTをVgp＋（ｎ−１）kTO／ｑ になるように設定すると温度係数が零となり、そ
の値はSiのバンドギヤツプ電圧にほぼ等しくな
る。
このことからR1／R2，R4／R3の抵抗比、
AE1／AE2のトランジスタのエミツタ面積比を(6)
式を満たすように設定するとSiバンドギヤツプ電
圧にほぼ等しいVgp＋（ｎ−１）・kTO／ｑの基準電圧 を発生させることができる。
AE1／AE2のトランジスタのエミツタ面積比を(6)
式を満たすように設定するとSiバンドギヤツプ電
圧にほぼ等しいVgp＋（ｎ−１）・kTO／ｑの基準電圧 を発生させることができる。
しかしながら、この回路はトランジスタTr1，
Tr2のコレクタ電流を検出する必要が有るため、
コレクタ端子を電源端子VINに接続することがで
きず、又抵抗比により出力を設定することから抵
抗の相対精度が問題となる欠点があつた。
Tr2のコレクタ電流を検出する必要が有るため、
コレクタ端子を電源端子VINに接続することがで
きず、又抵抗比により出力を設定することから抵
抗の相対精度が問題となる欠点があつた。
本発明は、以上のような従来の欠点を除去する
ため電流密度の異なるNPNトランジスタの各々
のベース・エミツタ間電圧及び相互の電圧の差を
検出し、利得を容量比で設定するようにしたもの
で、NPNトランジスタのコレクタ端子を電源の
結合可能とし、利得の設定を抵抗比の代りに容量
比で行うＣ−MOS集積化に適したSiバンドギヤ
ツプの基準電圧発生回路を提供するようにしたも
のである。以下本発明の一実施例を図面により詳
細に説明する。
ため電流密度の異なるNPNトランジスタの各々
のベース・エミツタ間電圧及び相互の電圧の差を
検出し、利得を容量比で設定するようにしたもの
で、NPNトランジスタのコレクタ端子を電源の
結合可能とし、利得の設定を抵抗比の代りに容量
比で行うＣ−MOS集積化に適したSiバンドギヤ
ツプの基準電圧発生回路を提供するようにしたも
のである。以下本発明の一実施例を図面により詳
細に説明する。
第２図は、本発明基準電圧発生回路の第１の実
施例で、Tr3，Tr4はNPNトランジスタ、Tr5，
Tr6，Tr7はＮチヤネルMOS FET（以下単に、Ｎ
MOSという）、C1，C2，C3は容量、S1，S2，
S3はスイツチ、R5は抵抗、A2，A3は差動増幅器
を示す。
施例で、Tr3，Tr4はNPNトランジスタ、Tr5，
Tr6，Tr7はＮチヤネルMOS FET（以下単に、Ｎ
MOSという）、C1，C2，C3は容量、S1，S2，
S3はスイツチ、R5は抵抗、A2，A3は差動増幅器
を示す。
トランジスタTr3，Tr4のコレクタ端子は第１
の電位点VIN1と接続し、ベース端子は第２の電位
点例えば接地端子Ｅと接続し、トランジスタ
Tr3，Tr4のエミツタ端子は各々Ｎ MOS Tr5，
Tr6のドレイン端子と接続されている。Ｎ
MOS Tr5，Tr6，Tr7のゲート端子は共通結合さ
れてＮ MOS Tr7のドレイン端子に接続され、
Ｎ MOS Tr5，Tr6，Tr7のソース端子は第３の
電位点VIN2と接続し、電源端子VIN3とＮ MOS
Tr7のドレイン端子間に直列に抵抗R5が接続され
ている。トランジスタTr3，Tr4の各々のエミツ
タ端子は第１のスイツチS1を通じて容量C1の一
端に切り換え接続され、トランジスタTr4のエミ
ツタ端子に接続された差動増幅器A2の非反転入
力端子、容量C1の他端は差動増幅器A2の反転入
力端子に接続され、容量C2とリセツト用の第２
のスイツチS2は差動増幅器A2の反転入力端子と
出力端子VO1間に接続され、第３のスイツチS3は
出力端子VO1と利得１のバツフアアンプA3の非反
転入力端子間に接続され、容量C3はバツフアア
ンプA3の非反転入力端子と接地端子間接続され
ている。VO2はバツフアアンプA3の出力端子であ
り、CCはスイツチS1，S2，S3の制御回路である。
の電位点VIN1と接続し、ベース端子は第２の電位
点例えば接地端子Ｅと接続し、トランジスタ
Tr3，Tr4のエミツタ端子は各々Ｎ MOS Tr5，
Tr6のドレイン端子と接続されている。Ｎ
MOS Tr5，Tr6，Tr7のゲート端子は共通結合さ
れてＮ MOS Tr7のドレイン端子に接続され、
Ｎ MOS Tr5，Tr6，Tr7のソース端子は第３の
電位点VIN2と接続し、電源端子VIN3とＮ MOS
Tr7のドレイン端子間に直列に抵抗R5が接続され
ている。トランジスタTr3，Tr4の各々のエミツ
タ端子は第１のスイツチS1を通じて容量C1の一
端に切り換え接続され、トランジスタTr4のエミ
ツタ端子に接続された差動増幅器A2の非反転入
力端子、容量C1の他端は差動増幅器A2の反転入
力端子に接続され、容量C2とリセツト用の第２
のスイツチS2は差動増幅器A2の反転入力端子と
出力端子VO1間に接続され、第３のスイツチS3は
出力端子VO1と利得１のバツフアアンプA3の非反
転入力端子間に接続され、容量C3はバツフアア
ンプA3の非反転入力端子と接地端子間接続され
ている。VO2はバツフアアンプA3の出力端子であ
り、CCはスイツチS1，S2，S3の制御回路である。
次にその動作について説明する。
トランジスタTr3，Tr4の各々のエミツタ電流
はＮ MOS Tr5，Tr6のドレイン電流に等しく、
このＮ MOS Tr5，Tr6のドレイン電流は電源
端子VIN3、抵抗R5及びＮ MOS Tr7からなるバ
イアス回路により設定され、抵抗R5に流れるバ
イアス電流、即ちＮ MOS Tr7のドレイン電流
によつて決る。
はＮ MOS Tr5，Tr6のドレイン電流に等しく、
このＮ MOS Tr5，Tr6のドレイン電流は電源
端子VIN3、抵抗R5及びＮ MOS Tr7からなるバ
イアス回路により設定され、抵抗R5に流れるバ
イアス電流、即ちＮ MOS Tr7のドレイン電流
によつて決る。
今、トランジスタTr3，Tr4の各々は単位トラ
ンジスタがN3個、N4個から構成され、Ｎ MOS
Tr5，Tr6，Tr7の各々は単位Ｎ MOSがN5個、
N6個、N7個から構成されているとするとトラン
ジスタTr3，Tr4のエミツタ電流比はＮ MOS
Tr5，Tr6のドレイン電流の比、即ちN5とN6の比
になる。又、トランジスタTr3，Tr4の電流密度
の比は１対N3／N4×N6／N5となる。さらに、Ｎ MOS Tr5，Tr6の各々のドレイン電流はＮ MOS
Tr7
のドレイン電流のN5／N7倍、N6／N7倍にほぼ等しい。
ンジスタがN3個、N4個から構成され、Ｎ MOS
Tr5，Tr6，Tr7の各々は単位Ｎ MOSがN5個、
N6個、N7個から構成されているとするとトラン
ジスタTr3，Tr4のエミツタ電流比はＮ MOS
Tr5，Tr6のドレイン電流の比、即ちN5とN6の比
になる。又、トランジスタTr3，Tr4の電流密度
の比は１対N3／N4×N6／N5となる。さらに、Ｎ MOS Tr5，Tr6の各々のドレイン電流はＮ MOS
Tr7
のドレイン電流のN5／N7倍、N6／N7倍にほぼ等しい。
トランジスタTr3，Tr4のベース・エミツタ間電
圧をVBE1，VBE2とし、VBE2とVBE1の電位差を
ΔVBEとすると、次のようにあらわされる。
圧をVBE1，VBE2とし、VBE2とVBE1の電位差を
ΔVBEとすると、次のようにあらわされる。
ΔVBE＝VBE2−VBE1＝kT／ｑln（N3／N4・N6／N5）…(
7) 但し、N3／N4・N6／N5＞１となる。
7) 但し、N3／N4・N6／N5＞１となる。
VBE2＝Vgp＋Ｔ／TO（VBE20−Vgp）＋nkT／ｑlnTO／Ｔ
＋kT／ｑlnIE2／IE20 …(8)
なお、VBE20：Ｔ＝TO（〓）でのVBE2の値
IE2：トランジスタTr4のエミツタ電流
IE20：Ｔ＝TO（〓）でのIE2の値
(7)式と(8)式からΔVBEは正の温度係数、VBE2は
負の温度係数を持つ。VBE2にΔVBEをＫ倍して加
えることにより温度係数を零にする。その時の出
力電圧はVOUT＝VBE2＋Ｋ・ΔVBEとなる。
負の温度係数を持つ。VBE2にΔVBEをＫ倍して加
えることにより温度係数を零にする。その時の出
力電圧はVOUT＝VBE2＋Ｋ・ΔVBEとなる。
今、Ｔ＝TO（〓）で温度係数が零になる条件を
求めると次のようにあらわされる。
求めると次のようにあらわされる。
VBE20＋Ｋ・ΔVBE0＝Vgp＋nkT0／ｑ …(9)
但しIE2／IE20＝１とする。
ΔVBE0：Ｔ＝TO（〓）でのΔVBE→kTO／ｑln
（N3／N4×N6／N5）
(9)式を満たすＫの値を選ぶと、この時(9)式はＴ
＝TO（〓）での出力電圧がSiのバンドギヤツプ電
圧にほぼ等しいVgp＋nkTO／ｑの基準電圧出力であ ることを示している。差動増幅器A2は加算増幅
器として作用し、利得は容量C1，C2の容量比に
よつて決り、C1／C2を(9)式のＫに等しくなるよ
うに設定する。なおスイツチS1，S2，S3の動作、
出力端子VO1，VO2の波形を第３図に示す。
＝TO（〓）での出力電圧がSiのバンドギヤツプ電
圧にほぼ等しいVgp＋nkTO／ｑの基準電圧出力であ ることを示している。差動増幅器A2は加算増幅
器として作用し、利得は容量C1，C2の容量比に
よつて決り、C1／C2を(9)式のＫに等しくなるよ
うに設定する。なおスイツチS1，S2，S3の動作、
出力端子VO1，VO2の波形を第３図に示す。
制御回路CCはスイツチS1，S2，S3を制御する
回路で、この制御信号を同じスイツチS1，S2，S3
と同一の記号で示したもので、記号S1が“Ｈ”の
ときはスイツチS1はトランジスタTr4のエミツタ
端子に接続状態にあり、“Ｌ”のときはスイツチ
S1はトランジスタTr3のエミツタ端子に接続状態
となる。スイツチS2，S3は制御信号S2，S3が
“Ｈ”のとき閉じており、“Ｌ”のときは開いた状
態である。
回路で、この制御信号を同じスイツチS1，S2，S3
と同一の記号で示したもので、記号S1が“Ｈ”の
ときはスイツチS1はトランジスタTr4のエミツタ
端子に接続状態にあり、“Ｌ”のときはスイツチ
S1はトランジスタTr3のエミツタ端子に接続状態
となる。スイツチS2，S3は制御信号S2，S3が
“Ｈ”のとき閉じており、“Ｌ”のときは開いた状
態である。
第３図のタイムチヤートに示すように、最初の
リセツト時には、リセツトスイツチS2は閉じた状
態であり、スイツチS1がトランジスタTr4のエミ
ツタ端子に接続状態で、スイツチS3は開いた状態
である。このとき、出力端子VO1は−VBE2の電位
であり、出力端子VO2は容量C3のチヤージされた
電圧を保持している。次に、リセツトスイツチS2
を開き、スイツチS1をトランジスタTr3のエミツ
タ側へ切り換えると出力端子VO1の電圧は−VBE2
からΔVBE×C1／C2だけ下がり、−VBE2−ΔVBE2×C1／C
2 となる。
リセツト時には、リセツトスイツチS2は閉じた状
態であり、スイツチS1がトランジスタTr4のエミ
ツタ端子に接続状態で、スイツチS3は開いた状態
である。このとき、出力端子VO1は−VBE2の電位
であり、出力端子VO2は容量C3のチヤージされた
電圧を保持している。次に、リセツトスイツチS2
を開き、スイツチS1をトランジスタTr3のエミツ
タ側へ切り換えると出力端子VO1の電圧は−VBE2
からΔVBE×C1／C2だけ下がり、−VBE2−ΔVBE2×C1／C
2 となる。
この電圧が(9)式のSiバンドギヤツプ電圧に相当
する基準電圧である。この値は接地に対する負の
基準電圧である。出力端子VO1の電圧はパルスの
基準電圧出力であるため、直流出力が必要である
ときはバツフアアンプA3、スイツチS3及び容量
C3からなるサンプルアンドホールド回路の出力
端子VO2の電圧を用いるとよい。この動作は出力
端子VO1の基準出力をスイツチS3を閉じて、容量
C3にチヤージして、スイツチS3を開いても基準
電圧を保持し、出力端子VO2の出力は直流基準電
圧出力となる。さらに差動増幅器A2の入力オフ
セツト電圧に関しては、容量を用いて入力オフセ
ツト電圧分をチヤージすることにより容易に補正
することが可能である。
する基準電圧である。この値は接地に対する負の
基準電圧である。出力端子VO1の電圧はパルスの
基準電圧出力であるため、直流出力が必要である
ときはバツフアアンプA3、スイツチS3及び容量
C3からなるサンプルアンドホールド回路の出力
端子VO2の電圧を用いるとよい。この動作は出力
端子VO1の基準出力をスイツチS3を閉じて、容量
C3にチヤージして、スイツチS3を開いても基準
電圧を保持し、出力端子VO2の出力は直流基準電
圧出力となる。さらに差動増幅器A2の入力オフ
セツト電圧に関しては、容量を用いて入力オフセ
ツト電圧分をチヤージすることにより容易に補正
することが可能である。
このように、第１の実施例では２つのNPNト
ランジスタのエミツタ電圧の差を検出し、容量比
による加算増幅器で増幅する構成であるから、
NPNトランジスタのコレクタ端子と電源端子に
接続することができ、又利得を抵抗比の代りに容
量比で設定できる。このことはＣ MOS集積回
路において電源電圧のかかる基板がコレクタとな
るトランジスタが容易に形成可能であり、さらに
高比精度の容量も実現可能であるからSiバンドギ
ヤツプ電圧のＣ MOS集積化基準電圧発生回路
を実現できる効果がある。
ランジスタのエミツタ電圧の差を検出し、容量比
による加算増幅器で増幅する構成であるから、
NPNトランジスタのコレクタ端子と電源端子に
接続することができ、又利得を抵抗比の代りに容
量比で設定できる。このことはＣ MOS集積回
路において電源電圧のかかる基板がコレクタとな
るトランジスタが容易に形成可能であり、さらに
高比精度の容量も実現可能であるからSiバンドギ
ヤツプ電圧のＣ MOS集積化基準電圧発生回路
を実現できる効果がある。
以上、第１の実施例ではトランジスタのエミツ
タ電流のバイアス回路として電圧源、抵抗及びＮ
MOSによる回路を説明したが、第４図に第２
の実施例を示す。図に示すようにトランジスタ
Tr3のエミツタ端子とＮ MOS Tr5のドレイン
端子間に、抵抗R6を接続し、抵抗R6にかかる電
圧がトランジスタTr3，Tr4のベース・エミツタ
間電圧の差のΔVBEに等しくなるように差動増幅
器A4によりＮ MOSTr5，Tr6のゲート端子に負
帰還をかける構成とすれば、トランジスタTr3の
エミツタ電流はΔVBE／R6となり、トランジスタ
Tr4のエミツタ電流はΔVBE／R6×N6／N5となる。但し Ｎ MOS Tr5，Tr6の各々は単位Ｎ MOSがN5
個、N6個から構成されているものとする。以下、
第１の実施例と同様な動作により基準電圧出力を
発生させることができる。この時の基準電圧は−
〔Vgp＋（ｎ−１）kTO／ｑ〕である。
タ電流のバイアス回路として電圧源、抵抗及びＮ
MOSによる回路を説明したが、第４図に第２
の実施例を示す。図に示すようにトランジスタ
Tr3のエミツタ端子とＮ MOS Tr5のドレイン
端子間に、抵抗R6を接続し、抵抗R6にかかる電
圧がトランジスタTr3，Tr4のベース・エミツタ
間電圧の差のΔVBEに等しくなるように差動増幅
器A4によりＮ MOSTr5，Tr6のゲート端子に負
帰還をかける構成とすれば、トランジスタTr3の
エミツタ電流はΔVBE／R6となり、トランジスタ
Tr4のエミツタ電流はΔVBE／R6×N6／N5となる。但し Ｎ MOS Tr5，Tr6の各々は単位Ｎ MOSがN5
個、N6個から構成されているものとする。以下、
第１の実施例と同様な動作により基準電圧出力を
発生させることができる。この時の基準電圧は−
〔Vgp＋（ｎ−１）kTO／ｑ〕である。
第５図は第３の実施例でNPNトランジスタ
Tr3のエミツタ端子とＮ MOS Tr5のドレイン
端子間に直列に抵抗R6とＰチヤンネルMOS（以
下Ｐ MOSという）Tr5′を接続し、トランジス
タTr4のエミツタ端子とＮ MOS Tr6のドレイ
ン端子間にＰ MOS Tr6′を接続し、Ｐ MOS
Tr5′，Tr6′のゲート端子をＰ MOS Tr5′のドレ
イン端子と接続し、Ｎ MOS Tr5，Tr6のゲー
ト端子をＮ MOS Tr6のドレイン端子と接続す
る構成とすればトランジスタTr3のエミツタ電流
はΔVBE／R6となり、NPNトランジスタTr4のエ
ミツタ電流はΔVBE／R6×N6／N5となる。
Tr3のエミツタ端子とＮ MOS Tr5のドレイン
端子間に直列に抵抗R6とＰチヤンネルMOS（以
下Ｐ MOSという）Tr5′を接続し、トランジス
タTr4のエミツタ端子とＮ MOS Tr6のドレイ
ン端子間にＰ MOS Tr6′を接続し、Ｐ MOS
Tr5′，Tr6′のゲート端子をＰ MOS Tr5′のドレ
イン端子と接続し、Ｎ MOS Tr5，Tr6のゲー
ト端子をＮ MOS Tr6のドレイン端子と接続す
る構成とすればトランジスタTr3のエミツタ電流
はΔVBE／R6となり、NPNトランジスタTr4のエ
ミツタ電流はΔVBE／R6×N6／N5となる。
以下、第１の実施例と同様な動作により基準電
圧出力を発生させることができる。この時の基準
電圧は−〔Vgp＋（ｎ−１）kTO／ｑ〕である。
圧出力を発生させることができる。この時の基準
電圧は−〔Vgp＋（ｎ−１）kTO／ｑ〕である。
第６図は第４の実施例で、CAの容量ブロツク
C11〜C1nのｍ個、スイツチS11〜S1nのｍ個、CBの
容量ブロツクC21〜C2oのｎ個、スイツチS21〜S2o
のｎ個の構成であり、利得がCA，CBの容量ブロ
ツクの容量比により決るので各容量ブロツクのス
イツチを制御することにより、各容量ブロツクの
並列容量和の値を変えて、即ち、ブロツク間の容
量比を変えて利得を制御できる。このことは集積
化基準電圧の製造後のバラツキの調整に利用する
ことができる。例えば設定の基準電圧に対応した
CA，CBの容量ブロツクのMOSスイツチのON，
OFFの状態に応じたMOSのゲート端子のレベル
を固定するようにゲート端子の制御回路の配線パ
ターン層を溶断することにより、調整を固定化で
きる。又MOSスイツチの代りに直接配線パター
ン層で容量を接続しておき、調整としては配線パ
ターン層を溶断して容量を分離することでも可能
である。
C11〜C1nのｍ個、スイツチS11〜S1nのｍ個、CBの
容量ブロツクC21〜C2oのｎ個、スイツチS21〜S2o
のｎ個の構成であり、利得がCA，CBの容量ブロ
ツクの容量比により決るので各容量ブロツクのス
イツチを制御することにより、各容量ブロツクの
並列容量和の値を変えて、即ち、ブロツク間の容
量比を変えて利得を制御できる。このことは集積
化基準電圧の製造後のバラツキの調整に利用する
ことができる。例えば設定の基準電圧に対応した
CA，CBの容量ブロツクのMOSスイツチのON，
OFFの状態に応じたMOSのゲート端子のレベル
を固定するようにゲート端子の制御回路の配線パ
ターン層を溶断することにより、調整を固定化で
きる。又MOSスイツチの代りに直接配線パター
ン層で容量を接続しておき、調整としては配線パ
ターン層を溶断して容量を分離することでも可能
である。
以上詳細に説明したように、本発明はNPNト
ランジスタのコレクタ端子を電源に接続でき、容
量比による加算回路で構成される利点がある。こ
のことはＣ−MOS集積回路において電源電圧の
かかる基板がコレクタとなるトランジスタが容易
に形成可能であり、さらに比精度の良い容量や差
動増幅器、サンプルアンドホールド回路、スイツ
チ等も形成できるから、従来集積化が困難であつ
たＣ−MOS集積回路の基準電圧発生回路に利用
することができる効果がある。
ランジスタのコレクタ端子を電源に接続でき、容
量比による加算回路で構成される利点がある。こ
のことはＣ−MOS集積回路において電源電圧の
かかる基板がコレクタとなるトランジスタが容易
に形成可能であり、さらに比精度の良い容量や差
動増幅器、サンプルアンドホールド回路、スイツ
チ等も形成できるから、従来集積化が困難であつ
たＣ−MOS集積回路の基準電圧発生回路に利用
することができる効果がある。
【図面の簡単な説明】
第１図は従来の基準電圧発生回路の回路図、第
２図は本発明基準電圧発生回路の一実施例を示す
回路図、第３図は第２図における回路の各点の波
形説明図、第４図、第５図、第６図は夫々本発明
の他の実施例を示す回路図である。 Tr1，Tr2，Tr3，Tr4……NPNトランジスタ、
Tr5，Tr6，Tr7……ＮチヤンネルMOS FET（Ｎ
MOS）、Tr5′，Tr6′……Ｐ MOS、S1，S2，
S3，S11〜S1n，S21〜S2o……スイツチ、A1，A2，
A3，A4……差動増幅器、CC……制御回路。
２図は本発明基準電圧発生回路の一実施例を示す
回路図、第３図は第２図における回路の各点の波
形説明図、第４図、第５図、第６図は夫々本発明
の他の実施例を示す回路図である。 Tr1，Tr2，Tr3，Tr4……NPNトランジスタ、
Tr5，Tr6，Tr7……ＮチヤンネルMOS FET（Ｎ
MOS）、Tr5′，Tr6′……Ｐ MOS、S1，S2，
S3，S11〜S1n，S21〜S2o……スイツチ、A1，A2，
A3，A4……差動増幅器、CC……制御回路。
Claims (1)
- １ コレクタ、ベースが夫々共通接続されて第１
の電位点、第２の電位点に接続され、エミツタが
電流源回路を介して第３の電位点に接続された一
対のNPNトランジスタのエミツタ間差動電圧か
らシリコンのバンドギヤツプ電圧に相当する基準
電圧を取出す基準電圧発生回路において、非反転
入力端を前記一対のNPNトランジスタの一方の
エミツタに、反転入力端を第１の容量の一端に、
反転入力端と出力端との間に第２の容量を接続し
た差動増幅器と、前記第１の容量の他端を前記一
対のトランジスタの各エミツタに交互に切換えて
接続する第１のスイツチと、前記第２の容量に並
列に挿入された第２のスイツチと、前記差動増幅
器の出力電圧が前記一対のNPNトランジスタの
一方のトランジスタのエミツタ・ベース間電圧を
示す第１の電圧レベルとこの第１の電圧レベルに
前記一対のNPNトランジスタのエミツタ間差圧
に前記第１の容量と第２の容量との容量比を乗じ
た値を加算した電圧を示す第２の電圧レベルとを
交互に示すように前記第１、第２のスイツチを切
換えて制御する制御回路とを具備し、前記第２の
電位点を基準とする前記出力電圧の第２の電圧レ
ベルがシリコンのバンドギヤツプ電圧に等しくな
るように前記容量比を選択したことを特徴とする
基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207030A JPS58109912A (ja) | 1981-12-23 | 1981-12-23 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207030A JPS58109912A (ja) | 1981-12-23 | 1981-12-23 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58109912A JPS58109912A (ja) | 1983-06-30 |
| JPH03647B2 true JPH03647B2 (ja) | 1991-01-08 |
Family
ID=16533035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207030A Granted JPS58109912A (ja) | 1981-12-23 | 1981-12-23 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58109912A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060874A (en) * | 1999-07-22 | 2000-05-09 | Burr-Brown Corporation | Method of curvature compensation, offset compensation, and capacitance trimming of a switched capacitor band gap reference |
| TW200524139A (en) * | 2003-12-24 | 2005-07-16 | Renesas Tech Corp | Voltage generating circuit and semiconductor integrated circuit |
| JP4681983B2 (ja) * | 2005-08-19 | 2011-05-11 | 富士通セミコンダクター株式会社 | バンドギャップ回路 |
-
1981
- 1981-12-23 JP JP56207030A patent/JPS58109912A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58109912A (ja) | 1983-06-30 |
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