JPH03648B2 - - Google Patents

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JPH03648B2
JPH03648B2 JP56209710A JP20971081A JPH03648B2 JP H03648 B2 JPH03648 B2 JP H03648B2 JP 56209710 A JP56209710 A JP 56209710A JP 20971081 A JP20971081 A JP 20971081A JP H03648 B2 JPH03648 B2 JP H03648B2
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voltage
switch
capacitor
transistors
emitter
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Shigekazu Mori
Mutsuo Kataoka
Kuniharu Uchimura
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Nippon Telegraph and Telephone Corp
Oki Electric Industry Co Ltd
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Nippon Telegraph and Telephone Corp
Oki Electric Industry Co Ltd
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities

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  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
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Description

【発明の詳細な説明】 本発明はSi半導体のバンドギヤツプ電圧を用い
た基準電圧発生回路に関するものである。
従来のこの種基準電圧発生回路を第１図に示
す。図においてTr1，Tr2はNPNトランジスタ、
R1，R2，R3，R4は抵抗、A1は差動増幅器、VIN
は電源端子、Ｅは接地端子、VOUTは出力端子で
ある。
次に、その動作について説明する。
電源電圧は電源端子VINと接地端子Ｅ間に供給
され、差動増幅器A1による負帰還により抵抗R1，
R2の端子電圧は同一電位に保たれる。このこと
はトランジスタTr1とTr2のコレクタ電流の電流
比が抵抗R2，R1の抵抗比に等しいことを意味し
ている。トランジスタTr1のエミツタ電流は抵抗
R3にかかる電圧、即ち、トランジスタTr1とTr2
のベース・エミツタ間電圧の差で決まり、抵抗
R4にはトランジスタTr1とTr2のエミツタ電流の
和が流れる。そして出力端子VOUTと接地端子Ｅ
間の電圧はトランジスタTr2のベース・エミツタ
間電圧と抵抗R4の端子電圧との和となる。
この出力電圧は、次のようにあらわされる。
VOUT＝VBE2＋（R1／R2＋１）・R4／R3・kT／ｑlnJ2／
J1…(1) VBE2＝Vgp（１−Ｔ／TO）＋VBE20Ｔ／TO＋nkT
／ｑ lnTO／Ｔ ＋kT／ｑlnJ2／J20 …(2) J2／J1＝IC2／IC1・AE1／AE2＝R1／R2・AE1／A
E2…(3) J2／J20＝Ｔ／TO …(4) なお、ｋ：ボルツマン定数 ｑ：電子の電荷 Ｔ：絶対温度（〓） Vgp：０〓でのSiバンドギヤツプ電圧 （外挿値1.205V） ｎ：定数（1.5） J1，J2：トランジスタTr1，Tr2の電流密度 IC1，IC2： 〃 コレクタ電流 AE1，AE2： 〃 エミツタ面積 VBE2：トランジスタTr2のベース・エミツタ
間電圧 VBE20：Ｔ＝T0（〓）でのVBE2の値 J20： 〃 J2の値 (1)式は(2)〜(4)式より次のようにあらわされる。
VOUT＝Vgp＋Ｔ／TO（VBE20−Vgp）＋（ｎ−１） kT／ｑlnTO／Ｔ ＋（R1／R2＋１）R4／R3・kT／ｑln（R1／R2・
AE1／AE2 …(5) この出力電圧VOUTの温度係数がＴ＝TO（〓）で
零である条件を(5)式から求めると、 VBE20＋（R1／R2＋１）R4／R3・kTO／ｑln（R1／R2
・AE1 AE2） ＝Vgp＋（ｎ−１）kTO／ｑ …(6) (6)式の左辺はＴ＝TO（〓）でのVOUTの値であ
る。つまり出力電圧VOUTをVgp＋（ｎ−１）kTO／ｑ になるように設定すると温度係数が零となり、そ
の値はSiのバンドギヤツプ電圧にほぼ等しくな
る。
このことからR1／R2，R4／R3の抵抗比、
AE1／AE2のトランジスタのエミツタ面積比を(6)
式を満たすように設定するとSiバンドギヤツプ電
圧にほぼ等しいVgp＋（ｎ−１）・kTO／ｑの基準電圧 を発生させることができる。
しかしながら、この回路はトランジスタTr1，
Tr2のコレクタ電流を検出する必要が有るため、
コレクタ端子を電源端子VINに接続することがで
きず、又抵抗比により出力を設定することから抵
抗の相対精度が問題となる欠点があつた。
本発明は、以上のような従来の欠点を除去する
ため電流密度の異なるNPNトランジスタの各々
のベース・エミツタ間電圧及び相互の電圧の差を
検出し、基準電圧出力及び温度係数を容量比によ
る加算増幅器で設定するようにしてNPNトラン
ジスタのコレクタ端子を電源に結合可能であり、
正及び負の基準電圧出力及び温度係数の設定を抵
抗比の代りに容量比で行うＣ MOS集積化に適
したSiバンドギヤツプ電圧を用いた基準電圧発生
回路を提供するようにしたものである。以下本発
明の一実施例を図面により詳細に説明する。
第２図は本発明基準電圧発生回路の第１実施例
でTr3，Tr4はNPNトランジスタTr5，Tr6，Tr7
はＮチヤネルMOS FET（以下Ｎ MOSという）、
C1，C2，C3は容量、S1，S2，S3，S4はスイツチ、
R5は抵抗、A2，A3は差動増幅器を示す。
トランジスタTr3，Tr4のコレクタ端子は第１
の電位点VIN1と接続し、ベース端子は第２の電位
点、例えば接地端子Ｅと接続し、エミツタ端子は
各々Ｎ MOS Tr5，Tr6のドレイン端子と接続
されている。
Ｎ MOS Tr5，Tr6のゲート端子は共通結合
されてＮ MOS Tr7のドレイン端子に接続さ
れ、ソース端子は第３の電位点VIN2と接続し、第
４の電位点VIN3とＮ MOS Tr7のドレイン端子
間に直列に抵抗R5が接続されている。
トランジスタTr4のベース及びエミツタ端子は
第１の切り換えスイツチS1を通して第１の容量
C1の一端に接続され、トランジスタTr3，Tr4の
各各のエミツタ端子は第２の切り換えスイツチS2
を通して第２の容量C2の一端に接続され、第１、
第２の容量C1，C2の他端は第１の差動増幅器A2
の反転入力端子に接続され、非反転入力端子は接
続端子に接続され、第３の容量C3と第３のリセ
ツト用スイツチS3は第１の差動増幅器A2の反転
入力端子と出力端子間VO1に接続され、第４のス
イツチS4は出力端子VO1と利得１のバツフア・ア
ンプA3の非反転入力端子間に接続され、容量C4
はバツフア・アンプA3の非反転入力端子と接地
端子間に接続されている。VO2はバツフア・アン
プA3の出力端子であり、CCは第１、第２、第
３、第４スイツチS1，S2，S3，S4の制御回路であ
る。
次に動作について説明する。
トランジスタTr3，Tr4の各々のエミツタ電流
は、Ｎ MOS Tr5，Tr6のドレイン電流に等し
く、このドレイン電流は電源VIN3、抵抗R5及び
Ｎ MOS Tr7からなるバイアス回路により設定
され、抵抗R5に流れるバイアス電流、即ちＮ
MOS Tr7のドレイン電流によつて決る。今、
NPNトランジスタTr3，Tr4は単位NPNトラン
ジスタがN3個、N4個から構成され、各々のＮ
MOS Tr5，Tr6，Tr7は単位Ｎ MOSがN5個、
N6個、N7個から構成されているとすると、トラ
ンジスタTr3，Tr4のエミツタ電流比はＮ MOS
Tr5，Tr6のドレイン電流の比、即ちN5とN6の比
になる。トランジスタTr3，Tr4の電流密度の比
は１対N3／N4×N6／N5となる。さらにＮ MOS Tr5， Tr6の各々のドレイン電流はＮ MOS Tr7のド
レイン電流のN5／N7倍、N6／N7倍にほぼ等しい。
トランジスタTr3，Tr4のベース・エミツタ間
電圧をVBE1，VBE2とし、VBE2とVBE1の電位差を
ΔVBEとすると、次のようにあらわされる。
ΔVBE＝VBE2−VBE1＝kT／ｑln（N3／N4×N6／N5）…(
7) 但し N3／N4・N6／N5＞１ VBE2＝Vgp＋Ｔ／TO（VBE20−Vgp）＋nkT／ｑlnTO／Ｔ ＋kT／ｑlnIE2／IE20 …(8) VBE20：Ｔ＝TO（〓）でのVBE2の値 IE2：トランジスタTr4のエミツタ電流 IE20：Ｔ＝TO（〓）でのIE2の値 (7)式と(8)式からΔVBEは正の温度係数、VBE2は
負の温度係数を持つ。VBE2にΔVBEをK1倍して、
加えることにより温度係数を零にする。その時出
力電圧VOUTはVOUT＝VBE2＋K1ΔVBEとなる。
Ｔ＝TO（〓）で温度係数が零になる条件を求め
ると次のようにあらわされる。
VBE20＝K1×ΔVBE0＝Vgp＋nkTO／ｑ …(9) 但し、IE2／IE20＝１とする。ΔVBE0：Ｔ＝TO
（〓）でのΔVBE→kTO／ｑln（N3／N4×N6／N5） (9)式を満たすK1の値を選ぶこと、この時(9)式
はＴ＝TO（〓）での出力電圧が、Siのバンドギヤ
ツプ電圧にほぼ等しい（Vgp＋nkTO／ｑ）基準電圧 出力であることを示している。
又、係数K1を適当な値に設定することにより
温度係数が正又は負である電圧出力を得ることが
できる。Ｔ＝TO（〓）での温度係数は(10)式であ
り、その時の出力電圧は(11)式となる。
dVOUT／dT｜T=T0＝１／T0〔VBE20＋K1×ΔVBE0−Vgp −nkTO／ｑ〕 …(10) VOUT｜T=T0＝VBE20＋K1×ΔVBE0 …(11) さらに任意の基準電圧出力を得るには(11)式の基
準電圧出力をK2倍することにより行う。つまり、
その時の出力電圧VOは次のようにあらわされる。
VO｜T=T0＝K2（VBE20＋K1×ΔVBE0） ＝K2・VBE20＋K1・K2・ΔVBE0 …(12) 差動増幅器A2は加算増幅器として作用し、加
算係数は容量C1，C2と容量C3との容量比により
決る。この容量比をC1／C3＝K2，C2／C3＝K1・
K2、即ちC2／C2＝K1となるように設定すると
(10)，(12)式から温度係数はC2／C1の容量比で、出
力電圧値はC1／C3，C2／C3の容量比で決る。
スイツチS1，S2，S3，S4の動作、出力端子、
VO1，VO2の波形を第３図にて示す。
制御回路CCはスイツチS1，S2，S3，S4を制御
する回路で、この制御信号S1〜S4は同記号のスイ
ツチS1〜S4の制御記号であり、S1が“Ｈ”のとき
は切り換えスイツチS1はトランジスタTr3，Tr4
のベース端子に接続状態即ち接地状態にあり、
“Ｌ”のときはトランジスタTr4のエミツタ端子
に接続状態となる。制御信号S2が“Ｈ”のとき
は、切り換えスイツチS2はトランジスタTr3のエ
ミツタ端子に接続状態にあり、“Ｌ”のときはト
ランジスタTr4のエミツタ端子に接続状態にな
る。
スイツチS3，S4は制御信号S3，S4が“Ｈ”のと
き閉じており、“Ｌ”のときは開いた状態である。
第３図のタイムチヤートに示すように最初のリ
セツト時にはリセツト・スイツチS3は閉じた状
態、スイツチS1が接地状態であり、スイツチS2は
トランジスタTr3のエミツタ端子に接続状態であ
り、スイツチS4は開いた状態である。このとき出
力端子VO1は接地電位であり、出力端子VO2は容
量C4にチヤージされた電圧を保持している。
次に、リセツト用スイツチS3を開き、その後ス
イツチS1，S2をトランジスタTr4のエミツタ側へ
切り換えると出力端子VO1の電位はOVからC1／C3× VBE2＋C2／C3×ΔVBEとなる。この電圧が(12)式に相当 する正の基準電圧出力である。VO1はパルスの基
準電圧出力であるが直流出力が必要なときは、バ
ツフア・アンプA3、スイツチS4及び容量C4から
なるサンプルホールド回路の出力VO2を用いると
よい。
この動作はVO1の基準出力をスイツチS4を閉じ
て容量C4にチヤージしてスイツチS4を開いても
基準電圧を保持し、出力VO2は直流基準電圧出力
C1／C3VBE2＋C2／C3ΔVBEとなる。
これまで正の基準電圧出力について述べたが、
負の基準電圧を発生させるには、第４図のタイム
チヤートに示すように、最初のリセツト時、即ち
リセツト用スイツチS3が閉じているとき、切り換
えスイツチS1，S2をトランジスタTr4のエミツタ
端子と接続状態にしておく。次にスイツチS3を開
き、その後スイツチS1を接地状態へ切り換え、ス
イツチS2をトランジスタTr3のエミツタ側へ切り
換えると、出力VO1は−〔C1／C3VBE2＋C2／C3ΔVBE〕の 負のパルスの基準電圧出力となる。出力VO2は
VO1のサンプル・アンド・ホールド出力となる。
又、差動増幅器A2の入力オフセツト電圧に関し
ては容量を用いて入力オフセツト電圧分をチヤー
ジすることにより容易に補正することが可能であ
る。
以上説明したように第１の実施例では、NPN
トランジスタのエミツタ電圧を検出する構成であ
るからNPNトランジスタのコレクタ端子を電源
端子に接続することができる利点があり、さらに
容量比による加算増幅器の構成であるので、基準
電圧出力及び温度係数を容量比で設定でき、か
つ、正、負の極性も、スイツチの切り換えにより
行うことができる。このことは、Ｃ MOS集積
回路に於て、電源電圧のかかる基板がコレクタと
なるNPNトランジスタが容易に形成可能であり、
さらに高比精度の容量も実現可能であるから、Ｃ
MOS集積化基準電圧発生回路を実現できる利
点がある。
第１の実施例はNPNトランジスタのエミツタ
電流のバイアス回路として電圧源、抵抗及びＮ
MOSによる回路を説明したが、第５図第２の実
施例に示す如く、NPNトランジスタTr3のエミ
ツタ端子とＮ MOS Tr5のドレイン端子間に抵
抗R6を接続し、抵抗R6にかかる電圧がNPNトラ
ンジスタTr3，Tr4のベース・エミツタ間電圧の
差ΔVBEに等しくなるように差動増幅器A4によ
り、Ｎ MOS Tr5，Tr6のゲート端子に負帰還
をかける構成とすれば、NPNトランジスタTr3
のエミツタ電流はΔVBE／R6となり、トランジス
タTr4のエミツタ電流はΔVBE／R6×N6／N5となる。以 下、第１の実施例と同様な動作により基準電圧を
発生させることができる。
又、第１の実施例では、１種類の基準電圧を発
生する回路構成を説明したが、第６図に示す第３
の実施例の如く、容量C31，C32、スイツチS11，
S12及びサンポル・アンド・ホールド回路SH1，
SH2，SH3，SH4をつけ加える構成をとれば、容
量C31，C32を切り換えることにより容量比を可変
でき、２種の基準電圧を発生できる。さらに極性
も切り換えると４種のプログラマブル基準電圧発
生回路となる。
第７図のタイム・チヤートにより動作を説明す
ると、スイツチS3が閉じているリセツト時にスイ
ツチS1が接地状態、スイツチS2がトランジスタ
Tr3のエミツタ端子に接続状態である。スイツチ
S11が閉じ、スイツチS12が開いている状態、つま
り容量C31がつながつている状態である。次にリ
セツト・スイツチS3が開き、スイツチS1，S2をト
ランジスタTr4のエミツタ側へ切り換えると、出
力端子VO1の出力はOVから＋VREF1＝C1／C31VBE2＋ C2／C31ΔVBEになる。次にリセツト・スイツチS3を 閉じてリセツト状態にすると出力端子VO1はOV
となる。その後スイツチS3を開いて、スイツチ
S1，S2を切り換えると出力端子VO1は負の基準電
圧−VREF1＝−〔C1／C31VBE2＋C2／C31ΔVBE〕となる。
次にスイツチS11を開き、スイツチS12を閉じて容
量C31のかわりに容量C32をつなぎ、前述の如く、
スイツチ動作を行うと、＋VREF2＝C1／C32VBE2＋C1／O3
1 ΔVBE，−VREF2＝−〔C1／C32VBE2＋C1／C32ΔVBE〕の
基準 電圧を発生させることができる。出力端子VO1に
は第７図に示す如く直列に基準電圧が発生する。
並列出力が必要な場合には、サンプル・アンド・
ホールド回路SH1，SH2，SH3，SH4で、サンプ
ル・アンド・ホールドすることによりV1〜V4の
基準電圧出力を得ることができる。
第８図は第４の実施例で第６図の２個の容量の
切り換えによるプログラマブル基準電圧発生回路
を拡張した場合の回路構成である。
容量ブロツクCA，CB，CCは各々ｊ個、ｋ個、
ｌ個の容量とスイツチからなり、ｍ個のサンプ
ル・アンド・ホールド回路SHからなる。
容量ブロツクCA，CB，CCのスイツチを制御し
て、容量値を可変することにより第６図の場合と
同様にしてVO1には直列のパルス列としてｍ種の
基準電圧を発生でき、さらにサンプル・アンド・
ホールド回路SHによりV1〜Vnの出力を得るこ
とができる。
又容量ブロツクCA，CB，CCを用いて回路構成
は、集積化基準電圧の製造後のバラツキ調整に利
用することができる。例えば、MOSスイツチの
ON，OFFの状態に応じたゲート端子のレベルを
固定するようにゲート端子の制御回路の配線パタ
ーン層を溶断することにより、調整を固定化でき
る。
又、MOSスイツチのかわりに直接配線パター
ン層で容量を接続しておき、調整としては配線パ
ターン層を溶断して容量を分離することでも可能
である。
本発明はNPNトランジスタのコレクタ端子を
電源に接続でき、さらに正、負の基準電圧出力及
び温度係数を容量比による加算回路で実現できる
利点がある。このことはＣ MOS集積回路にお
いて、電源電圧のかかる基板がコレクタとなる
NPNトランジスタが容易に形成可能であり、さ
らに比精度の良い容量や差動増幅器、サンプル・
アンド・ホールド回路等も同時に形成できること
から、従来集積化が困難であつたＣ MOS集積
回路の基準電圧発生回路に利用することができる
等の効果がある。
【図面の簡単な説明】
第１図は従来の基準電圧発生回路の回路図、第
２図は本発明基準電圧発生回路の一実施例を示す
回路図、第３図、第４図は第２図における回路の
各点の波形説明図、第５図、第６図は夫々本発明
の他の実施例を示す回路図、第７図は第６図にお
ける回路の各点の波形説明図、第８図は本発明の
他の実施例を示す回路図である。 Tr1，Tr2，Tr3，Tr4……NPNトランジスタ、
Tr5，Tr6，Tr7……ＮチヤネルMOS FET（Ｎ
MOS）、A1，A2，A3，A4……差動増幅器、SH1
〜SHn……サンプル・アンド・ホールド回路、
CC……制御回路。

Claims (1)

    【特許請求の範囲】
  1. １ コレクタ、ベースが夫々共通接続されて第１
    の電位点、第２の電位点に接続され、エミツタが
    電流源回路を介して第３の電位点に接続された一
    対のNPNトランジスタのエミツタ間差動電圧か
    らシリコンのバンドギヤツプ電圧に相当する基準
    電圧を取出す基準電圧発生回路において、非反転
    入力端を接地に、反転入力端を第１、第２の容量
    の一端に、反転入力端と出力端との間に第３の容
    量を接続した差動増幅器と前記第１の容量を前記
    一対のトランジスタの一方のトランジスタのエミ
    ツタ・ベース間に、又第２の容量の他端を前記一
    対のトランジスタの各エミツタに夫々交互に切換
    えて接続する第１のスイツチ及び第２のスイツチ
    と前記第３の容量に並列に挿入された第３のスイ
    ツチとを前記差動増幅器の出力電圧が前記一対の
    トランジスタの一方のトランジスタのエミツタ・
    ベース間電圧を示す第１の電圧レベルに前記第１
    の容量と第３の容量との容量比を乗じた値と、こ
    の第１の電圧レベルに前記一対のトランジスタの
    エミツタ間差圧に前記第２の容量と第３の容量と
    の容量比を乗じた値を加算した電圧を示す第２の
    電圧レベルとを交互に示すように前記第１、第
    ２、第３のスイツチを切替えて制御する制御回路
    とを具備し、前記第２の電位点を基準とする前記
    出力電圧の第２の電圧レベルがシリコンのバンド
    ギヤツプ電圧に等しくなるように前記容量比を選
    択したことを特徴とする基準電圧発生回路。
JP56209710A 1981-12-28 1981-12-28 基準電圧発生回路 Granted JPS58114109A (ja)

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