JPS58114109A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS58114109A JPS58114109A JP56209710A JP20971081A JPS58114109A JP S58114109 A JPS58114109 A JP S58114109A JP 56209710 A JP56209710 A JP 56209710A JP 20971081 A JP20971081 A JP 20971081A JP S58114109 A JPS58114109 A JP S58114109A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＳｔ半導体のバンドギャップ電圧を用いた基準
電圧発生回路に関するものである。
電圧発生回路に関するものである。
従来のこの種基準電圧発生回路を第１図に示す。
図においてＴｒｌ ＋ Ｔｒ２はＮＰＮ ）ランジスタ
、Ｒ，ＩＲ２１Ｒ３、Ｒ４は抵抗、ＡＩは差動増幅器、
ｖＩＮは電源端子、□Ｅは接地端子、ｖｏＵＴは出力端
子である。
、Ｒ，ＩＲ２１Ｒ３、Ｒ４は抵抗、ＡＩは差動増幅器、
ｖＩＮは電源端子、□Ｅは接地端子、ｖｏＵＴは出力端
子である。
次に、そΩ動作について説明する。 ′電源電圧
は電源端子■１Ｎと接地端子Ｅ間に供給され、差動増幅
器Ａ１による負帰還により抵抗Ｒ１＋Ｒ２の端子電圧は
同一電位に保たれる。このことはトランジスタＴｒ１と
Ｔｒ２のコレクタ電流の電流比が抵抗Ｒ２，Ｒ１の抵抗
比に等しいことを意味している。トランジスタＴｒｌの
エミッタ電流は抵抗Ｒ３にかかる電圧、即ち、トランジ
スタＴｒｌとＴｒ２のペース・エミッタ間電圧の差で決
まシ、抵抗Ｒ４にはトランジスタＴｒ１とＴｒ２のエミ
ッタ電流の和が流れる。そして出力端子Ｖ。Ｕ、と接地
端子Ｅ間の電圧はトランジスタＴｒ２のペース・エミッ
タ間電圧と抵抗Ｒ４の端子電圧との和となる。
は電源端子■１Ｎと接地端子Ｅ間に供給され、差動増幅
器Ａ１による負帰還により抵抗Ｒ１＋Ｒ２の端子電圧は
同一電位に保たれる。このことはトランジスタＴｒ１と
Ｔｒ２のコレクタ電流の電流比が抵抗Ｒ２，Ｒ１の抵抗
比に等しいことを意味している。トランジスタＴｒｌの
エミッタ電流は抵抗Ｒ３にかかる電圧、即ち、トランジ
スタＴｒｌとＴｒ２のペース・エミッタ間電圧の差で決
まシ、抵抗Ｒ４にはトランジスタＴｒ１とＴｒ２のエミ
ッタ電流の和が流れる。そして出力端子Ｖ。Ｕ、と接地
端子Ｅ間の電圧はトランジスタＴｒ２のペース・エミッ
タ間電圧と抵抗Ｒ４の端子電圧との和となる。
この出力電圧は、次のようにあられされる。
Ｊ２０ ’ｉ’Ｑ
なお、 ｋ：デルラマン定数
ｑ：電子の電荷
Ｔ：絶対温度（０Ｋ）
ｖｇｏ二〇°にでのＳｉバンドギャップ電圧（外挿値上
１．２０５ Ｖ ） ｎ：定数（夕１５） Ｊｌ ＋Ｊ２ ： ）ランジスタＴ ｒｌ ＋ Ｔ
ｒ ２の電流密度”ＣＩ”Ｃ２’ 〃コＬ
’りｌ’１ｔｌＡ、Ａ： エ
ミッタ面積Ｅ１ １２ ｖＢＥ２：トランジスタＴｒ２のベース・エミッタ間電
圧ｖ、Ｅ２ｏ：Ｔ＝Ｔｏ（０Ｋ）でのｖＢＥ２の値Ｊ２
０ ； ｔｔ 、 Ｊｚの値この出力電
圧Ｖ。０・讐、の温度係数がＴ＝Ｔｏ（’Ｋ）で零であ
る条件を（５）式から求めると、 （６）式の左辺はＴ＝ＴＯ（’Ｋ）でのＶ。ＵＴＯ値で
ある。
１．２０５ Ｖ ） ｎ：定数（夕１５） Ｊｌ ＋Ｊ２ ： ）ランジスタＴ ｒｌ ＋ Ｔ
ｒ ２の電流密度”ＣＩ”Ｃ２’ 〃コＬ
’りｌ’１ｔｌＡ、Ａ： エ
ミッタ面積Ｅ１ １２ ｖＢＥ２：トランジスタＴｒ２のベース・エミッタ間電
圧ｖ、Ｅ２ｏ：Ｔ＝Ｔｏ（０Ｋ）でのｖＢＥ２の値Ｊ２
０ ； ｔｔ 、 Ｊｚの値この出力電
圧Ｖ。０・讐、の温度係数がＴ＝Ｔｏ（’Ｋ）で零であ
る条件を（５）式から求めると、 （６）式の左辺はＴ＝ＴＯ（’Ｋ）でのＶ。ＵＴＯ値で
ある。
うに設定すると温度係数が零となシ、その値はＳｔのバ
ンドギャップ電圧にほぼ等しくなる。
ンドギャップ電圧にほぼ等しくなる。
このことからＲｘ／Ｒｚ−Ｒ４／Ｒ３の抵抗比、ＡＥ’
ｌ ／ＡＥ ２のトランジスタのエミツタ面積比を（６
）式を満たすように設定するとＳｉバンドギャップ電圧
にほぼ等とができる。
ｌ ／ＡＥ ２のトランジスタのエミツタ面積比を（６
）式を満たすように設定するとＳｉバンドギャップ電圧
にほぼ等とができる。
しかしながら、この回路はトランジスタＴｒ１ 。
Ｔｒ２のコレクタ電流を検・出する必要が有るため、コ
レクタ端子を電源端子Ｖ□、に接続することができず、
又抵抗比によシ出力を設定することから抵抗の相対精度
が問題となる欠点があった。
レクタ端子を電源端子Ｖ□、に接続することができず、
又抵抗比によシ出力を設定することから抵抗の相対精度
が問題となる欠点があった。
本発明は、以上のような従来の欠点を除去するため電流
密度の異なるＮＰＮ ）ランジスタの各々のベース・エ
ミッタ間電圧及び相互の電圧の差を検出し、基準電圧出
力及び温度係数を容量比による加算増幅器で設定するよ
うにしてＮＰＮ ）ランジスタのコレクタ端子を電源に
結合可能であり、正及び負の基準電圧出力及び温度係数
の設定を抵抗比の代シに容量比で行うＣＭＯ８集積化に
適したＳｉバンドギャップ電圧を用いた基準電圧発生回
路を提供するようにしたものである。以下本発明の一実
施例を図面によシ詳細に説明する。
密度の異なるＮＰＮ ）ランジスタの各々のベース・エ
ミッタ間電圧及び相互の電圧の差を検出し、基準電圧出
力及び温度係数を容量比による加算増幅器で設定するよ
うにしてＮＰＮ ）ランジスタのコレクタ端子を電源に
結合可能であり、正及び負の基準電圧出力及び温度係数
の設定を抵抗比の代シに容量比で行うＣＭＯ８集積化に
適したＳｉバンドギャップ電圧を用いた基準電圧発生回
路を提供するようにしたものである。以下本発明の一実
施例を図面によシ詳細に説明する。
第２図は本発明基準電圧発生回路の第１実施例でＴｒ３
ｒ Ｔｒ＜はＮＰＮ ）ランジスタＴｒ５１ Ｔｒａ
＋ＴｒｔはＮチャネルＭＯ８ＦＥＴ （以下Ｎ ＭＯ
Ｓという）、Ｃ１゜Ｃｍ ＋ Ｃ３ｒ Ｃ４は容量、Ｓ
ｓ ｌｓ＝ ７８３ 、Ｓ４はスイッチ、Ｒ５は抵抗、
Ａ２ ＋ Ａｓは差動増幅器を示す。
ｒ Ｔｒ＜はＮＰＮ ）ランジスタＴｒ５１ Ｔｒａ
＋ＴｒｔはＮチャネルＭＯ８ＦＥＴ （以下Ｎ ＭＯ
Ｓという）、Ｃ１゜Ｃｍ ＋ Ｃ３ｒ Ｃ４は容量、Ｓ
ｓ ｌｓ＝ ７８３ 、Ｓ４はスイッチ、Ｒ５は抵抗、
Ａ２ ＋ Ａｓは差動増幅器を示す。
トランジスタＴｒ３ ＋ Ｔｒ４のコレクタ端子は第１
の電位点ｖ１Ｎ、と接続し、ベース端子は第２の電位点
、例えば接地端子Ｅと接続し、エミッタ端子は各々Ｎ
ＭＯＳ Ｔｒ５ ＋ Ｔｒ６のドレイン端子と接続され
ている。
の電位点ｖ１Ｎ、と接続し、ベース端子は第２の電位点
、例えば接地端子Ｅと接続し、エミッタ端子は各々Ｎ
ＭＯＳ Ｔｒ５ ＋ Ｔｒ６のドレイン端子と接続され
ている。
Ｎ ＭＯＳ Ｔｒ５ ｒ Ｔｒ６のｆｆ−）端子は共通
結合されてＮ ＭＯＳ ’Ｔｒ７のドレイン端子に接続
され、ソース端子は第３の電位点ｖ１Ｎ２と接続し、第
４の電位点ｖＩ ＮＳとＮＭＯ８Ｔｒｙのドレイン端子
間に直列に抵抗Ｒ５が接続されている。
結合されてＮ ＭＯＳ ’Ｔｒ７のドレイン端子に接続
され、ソース端子は第３の電位点ｖ１Ｎ２と接続し、第
４の電位点ｖＩ ＮＳとＮＭＯ８Ｔｒｙのドレイン端子
間に直列に抵抗Ｒ５が接続されている。
トランジスタＴｒ４のベース及びエミッタ端子は第１の
切シ換えスイッチＳ１を通して第１の容量自の一端に接
続され、トランジスタＴｒａ ｙ Ｔｒ４の６各のエミ
ッタ端子は第２の切シ換えスイッチＳ２を通して第２の
容量Ｃ２の一端に接続され、第１゜第２の容量自ＩＣ２
の他端は第１の差動増幅器Ａ２の反転入力端子に接続さ
れ、非反転入力端子は接地端子に接続され、第３の容量
Ｃ３と第３のりセクト用スイッチＳ３は第１の差動増幅
器Ａ２の反転入力端子と出力端子間ｖ０１に接続され、
第４のスイッチＳ４は出力端子ｖ０１と利得１のバッフ
ァ・アンプＡ３の非反転入力端子間に接続され、容量Ｃ
４はバッファ・アンプＡ３の非反転入力端子と接地端子
間に接続されている。ｖ０２はバッファ・アンプＡ３の
出力端子であり、ＣＣは第１．第２．第３．第４スイツ
チＳｌ ＋ Ｎ２ ＋ Ｎ３ ＋ Ｎ４の制御回路であ
る。
切シ換えスイッチＳ１を通して第１の容量自の一端に接
続され、トランジスタＴｒａ ｙ Ｔｒ４の６各のエミ
ッタ端子は第２の切シ換えスイッチＳ２を通して第２の
容量Ｃ２の一端に接続され、第１゜第２の容量自ＩＣ２
の他端は第１の差動増幅器Ａ２の反転入力端子に接続さ
れ、非反転入力端子は接地端子に接続され、第３の容量
Ｃ３と第３のりセクト用スイッチＳ３は第１の差動増幅
器Ａ２の反転入力端子と出力端子間ｖ０１に接続され、
第４のスイッチＳ４は出力端子ｖ０１と利得１のバッフ
ァ・アンプＡ３の非反転入力端子間に接続され、容量Ｃ
４はバッファ・アンプＡ３の非反転入力端子と接地端子
間に接続されている。ｖ０２はバッファ・アンプＡ３の
出力端子であり、ＣＣは第１．第２．第３．第４スイツ
チＳｌ ＋ Ｎ２ ＋ Ｎ３ ＋ Ｎ４の制御回路であ
る。
次に動作について説明する。
トランジスタＴｒ３ ｒ Ｔｒ４の各々のエミッタ電流
は、Ｎ ＭＯＳ ’ｒｒ５１ Ｔｒ６のドレイン電流に
等しく、このドレイン電流は電源ＶＩＮ３ ｒ抵抗Ｒ５
及びＮＭＯＳＴｒ７からなるバイアス回路にょシ設定さ
れ、抵抗Ｒ５を流れるバイアス電流、即ちＮ ＭＯＳ
Ｔｒ７のドレイン電流によって決る。今、ＮＰＮトラン
ジスタＴｒ３゜Ｔｒ４は単位ＮＰＮ ）ランジスタがＮ
３個Ｉ Ｎ、個から構成され、各々のＮ ＭＯＳ Ｔｒ
ｓ ｒ Ｔｒａ ＋ Ｔｒ７は単位Ｎ ＭＯＳがＮ５個
＋Ｎ６個＋Ｎ７個から構成されているとすると、トラン
ジスタＴｒ３ ＋ Ｔｒ４のエミッタ電流比はＮ ＭＯ
Ｓ Ｔｒ５ ＋ Ｔｒ６のドレイン電流の比、即ちＮ５
とＮ６の比になる。トランジスタＴｒ３ 、 Ｔｒ４の
電流密度の比は１対心×５゛となる。さらにＮＭＯ８Ｎ
、 Ｎ５ Ｔｒｓ ”； Ｔｒ６の各々のドレイン電流はＮ ＭＯ
Ｓ Ｔｒｙのドレイン電流の５倍、５倍にほぼ等しい。
は、Ｎ ＭＯＳ ’ｒｒ５１ Ｔｒ６のドレイン電流に
等しく、このドレイン電流は電源ＶＩＮ３ ｒ抵抗Ｒ５
及びＮＭＯＳＴｒ７からなるバイアス回路にょシ設定さ
れ、抵抗Ｒ５を流れるバイアス電流、即ちＮ ＭＯＳ
Ｔｒ７のドレイン電流によって決る。今、ＮＰＮトラン
ジスタＴｒ３゜Ｔｒ４は単位ＮＰＮ ）ランジスタがＮ
３個Ｉ Ｎ、個から構成され、各々のＮ ＭＯＳ Ｔｒ
ｓ ｒ Ｔｒａ ＋ Ｔｒ７は単位Ｎ ＭＯＳがＮ５個
＋Ｎ６個＋Ｎ７個から構成されているとすると、トラン
ジスタＴｒ３ ＋ Ｔｒ４のエミッタ電流比はＮ ＭＯ
Ｓ Ｔｒ５ ＋ Ｔｒ６のドレイン電流の比、即ちＮ５
とＮ６の比になる。トランジスタＴｒ３ 、 Ｔｒ４の
電流密度の比は１対心×５゛となる。さらにＮＭＯ８Ｎ
、 Ｎ５ Ｔｒｓ ”； Ｔｒ６の各々のドレイン電流はＮ ＭＯ
Ｓ Ｔｒｙのドレイン電流の５倍、５倍にほぼ等しい。
Ｎｔ Ｎ。
トランジスｌ’ Ｔｒ３ 、 Ｔｒ４のベースψエミッ
タ間電圧をｖＢＥｌ” ＢＥ２とし、ｖＢＥ２とｖＢＥ
ｌ ０１８．位差ｔΔ■ＢＥとすると、次のようにあら
れされる。
タ間電圧をｖＢＥｌ” ＢＥ２とし、ｖＢＥ２とｖＢＥ
ｌ ０１８．位差ｔΔ■ＢＥとすると、次のようにあら
れされる。
ΔｖＢＥ＝ｖＢＥ２ ”ＢＥ、＝” ｔｎ （” Ｘ
” ） −（７）Ｑ Ｎ４ ＮＳ 但し ５・５〉■ Ｎ４ Ｎ５ ・・・ （８） （７）と（８）式からΔｖＢｇは正の温度係数、ｖＢＥ
２は負の温度係数を持つ。ｖＢＥ２にΔ”ＢＥをに１倍
して、加えることによシ温度係数を零にする。その時出
力電圧ｖｏＵＴは■。Ｕ、＝ｖＢＥ２＋に１Δ”Ｂｇと
なる。
” ） −（７）Ｑ Ｎ４ ＮＳ 但し ５・５〉■ Ｎ４ Ｎ５ ・・・ （８） （７）と（８）式からΔｖＢｇは正の温度係数、ｖＢＥ
２は負の温度係数を持つ。ｖＢＥ２にΔ”ＢＥをに１倍
して、加えることによシ温度係数を零にする。その時出
力電圧ｖｏＵＴは■。Ｕ、＝ｖＢＥ２＋に１Δ”Ｂｇと
なる。
Ｔ＝Ｔ、 （０Ｋ）で温度係数が零になる条件を求める
と次のようにあられされる。
と次のようにあられされる。
ｎｋＴ（１・・・ （９）
ｖＢＥ２０：に１ｘΔｖＢＥＯ：ｖｇｏ＋７但し、ＩＥ
２／”Ｅ２０＝”とする。ΔＶＢＥＯ： Ｔ ＝ Ｔｏ
（０に、）でのΔｖ、Ｅ−＋ｋＴｇ ｔｎ（シＸＪＩ
Ｊａ ）ｑ 島 Ｎｔ （９）式を満たすに、の値を選ぶこと、この時（９）式
はＴ−Ｔｏ （０Ｋ）での出力電圧が、Ｓｉのバンドギ
ャップ電圧にほぼ等しい（ｖ 十ｎｋＴｏ）基準電圧
出力であるｇｏ ｑ ことを示している。
２／”Ｅ２０＝”とする。ΔＶＢＥＯ： Ｔ ＝ Ｔｏ
（０に、）でのΔｖ、Ｅ−＋ｋＴｇ ｔｎ（シＸＪＩ
Ｊａ ）ｑ 島 Ｎｔ （９）式を満たすに、の値を選ぶこと、この時（９）式
はＴ−Ｔｏ （０Ｋ）での出力電圧が、Ｓｉのバンドギ
ャップ電圧にほぼ等しい（ｖ 十ｎｋＴｏ）基準電圧
出力であるｇｏ ｑ ことを示している。
又、係数Ｋｌｋ適当な値に設定することにより温度係数
が正又は負である電圧出力を得ることができる。Ｔ ＝
’ｒｏ（０Ｋ）での温度係数は０１式であり、その時
の出力電圧は０や式となる。
が正又は負である電圧出力を得ることができる。Ｔ ＝
’ｒｏ（０Ｋ）での温度係数は０１式であり、その時
の出力電圧は０や式となる。
さらに任意の基準電圧出力を得るにはＱｌ）式の基準電
圧出力？Ｋｚ倍することによシ行う。つまり、その時の
出力電圧ｖｏは次のようにあられされる。
圧出力？Ｋｚ倍することによシ行う。つまり、その時の
出力電圧ｖｏは次のようにあられされる。
ｖｏＩＴ＝Ｔｏ＝に２（ｖＢＥ２ｏ十Ｋｌ×ΔｖＢＥ。
）−に２・ＶＢｏ２ｏ十に１・Ｎ２・７ｖＢＥ。
・・・ （６）
差動増幅器Ａ２は加算増幅器として作用シ、加算係数は
容量自、Ｃ２と容量Ｃ３との容量比によシ決る。この容
量比を自／Ｃｓ ＝に２１ Ｃ２／Ｃ３＝Ｋｒ・Ｎ２１
即ちＣ２／Ｃ１＝Ｋｓとなるように設定するとα＠、（
６）式から温度係数はＣ２／ＣＩの容量比で、出力電圧
値はＣ１／ Ｃ３＋ Ｃ２／ Ｃ３の容量比で決る。
容量自、Ｃ２と容量Ｃ３との容量比によシ決る。この容
量比を自／Ｃｓ ＝に２１ Ｃ２／Ｃ３＝Ｋｒ・Ｎ２１
即ちＣ２／Ｃ１＝Ｋｓとなるように設定するとα＠、（
６）式から温度係数はＣ２／ＣＩの容量比で、出力電圧
値はＣ１／ Ｃ３＋ Ｃ２／ Ｃ３の容量比で決る。
スイッチＳ１＋ ８２ ＋ ８３ｒ ８４の動作、出力
端子ｖｏ１．ｖｏ２の波形を第３歯にて示す。
端子ｖｏ１．ｖｏ２の波形を第３歯にて示す。
制御回路ＣＣはスイッチ８１ ｒ ８２ ＋ ８３ ＋
８４を制御する回路で、制御信号８１−８４は同記号
のスイッチ８１−”８４０制御信号であり、ＳｌがＨ＃
のときは切り換えスイッチＳ１はトランジスタＴｒ３
＋ Ｔｒ４のベース端子に接続状態即ち接地状態にあシ
、“Ｌ”のときはトランジスタＴｒ４のエミッタ端子に
接続状態となる。制御信号Ｓ２がＨ”のときは、切シ換
えスイッチＳ２はトランジスタＴｒ３のエミッタ端子に
接続状態にあり、“Ｌ＃のときはトランジスタＴｒ４の
エミッタ端子に接続状態になる。
８４を制御する回路で、制御信号８１−８４は同記号
のスイッチ８１−”８４０制御信号であり、ＳｌがＨ＃
のときは切り換えスイッチＳ１はトランジスタＴｒ３
＋ Ｔｒ４のベース端子に接続状態即ち接地状態にあシ
、“Ｌ”のときはトランジスタＴｒ４のエミッタ端子に
接続状態となる。制御信号Ｓ２がＨ”のときは、切シ換
えスイッチＳ２はトランジスタＴｒ３のエミッタ端子に
接続状態にあり、“Ｌ＃のときはトランジスタＴｒ４の
エミッタ端子に接続状態になる。
スイッチＳ３．Ｓ４は制御信号８３．Ｓ４がＨ”のとき
閉じており、“Ｌ”のときは開いた状態である。
閉じており、“Ｌ”のときは開いた状態である。
第３図のタイムチャートに示すように最初のりセント時
にはリセット・スイッチＳ３は閉じた状態、スイッチ８
１が接地状態であシ、スイッチＳ２はトランジスタＴｒ
３のエミッタ端子に接続状態であり、スイッチＳ４は開
いた状態である。このとき出力端子■。１は接地電位で
あシ、出力端子Ｖ。２は容量Ｃ４にチャージされた電圧
を保持している。
にはリセット・スイッチＳ３は閉じた状態、スイッチ８
１が接地状態であシ、スイッチＳ２はトランジスタＴｒ
３のエミッタ端子に接続状態であり、スイッチＳ４は開
いた状態である。このとき出力端子■。１は接地電位で
あシ、出力端子Ｖ。２は容量Ｃ４にチャージされた電圧
を保持している。
次に、リセット用スイッチＳ３ｅ開き、その後スイッチ
Ｓ１＋３２をトランジスタＴｒ４のエミッタ側へ自 切り換えると出力端子ｖ０１の電位はＯｖから−Ｇ−２ ×ｖ□２＋Ｇ×ΔｖＢｉなる。この電圧が（６）式に相
当する正の基準電圧出力である。ｖｏｌはｉＰルスの基
準電圧出力であるが直流出力が必要のときは、バッファ
・アングＡ３＋スイッチｓ４及び容量ｃ４からなるサン
プルホールド回路の出力Ｖ。２を用いるとよい。
Ｓ１＋３２をトランジスタＴｒ４のエミッタ側へ自 切り換えると出力端子ｖ０１の電位はＯｖから−Ｇ−２ ×ｖ□２＋Ｇ×ΔｖＢｉなる。この電圧が（６）式に相
当する正の基準電圧出力である。ｖｏｌはｉＰルスの基
準電圧出力であるが直流出力が必要のときは、バッファ
・アングＡ３＋スイッチｓ４及び容量ｃ４からなるサン
プルホールド回路の出力Ｖ。２を用いるとよい。
この動作はＶ。１の基準出力をスイッチＳｉｔ閉じて容
量Ｃ４にチャージしてスイッチｓ４を開いても基準電圧
を保持し、出力Ｖ。２は直流基準電圧出力ｃ、
ｃ。
量Ｃ４にチャージしてスイッチｓ４を開いても基準電圧
を保持し、出力Ｖ。２は直流基準電圧出力ｃ、
ｃ。
石ｖＢＥ２土石ΔＶオとなる・
これまで正の基準電圧出力について述べたが、負の基準
電圧を発生させるには、第４図のタイムチャートに示す
ように、最初のリセット時、即ちリセット用スイッチｓ
３が閉じているとき、切り換えスイッチ５１ｓＳ２をト
ランジスタＴ ｒ ４のエミッタ端子と接続状態、にし
ておく。次にスイッチｓ３を開き、その後スイッチｓ１
を接地状態へ切シ換え、スイッチＳｚ’ｅ）ランノスタ
Ｔｒ３のエミッタ側へ切り換えると、出力ｖ０．は］１
トｖＢＥ２＋８ΔｖＢＥ〕ノ負ノ・リスの基準電圧出力
となる。出力ｖ０２は■。１のサングル・アンド・ボー
ルド出力となる。又、差動増幅器Ａ２の入力オフセット
電圧に関しては容量を用いて入力オフセット電圧分をチ
ャージすることによシ容易に補正することが可能である
。
電圧を発生させるには、第４図のタイムチャートに示す
ように、最初のリセット時、即ちリセット用スイッチｓ
３が閉じているとき、切り換えスイッチ５１ｓＳ２をト
ランジスタＴ ｒ ４のエミッタ端子と接続状態、にし
ておく。次にスイッチｓ３を開き、その後スイッチｓ１
を接地状態へ切シ換え、スイッチＳｚ’ｅ）ランノスタ
Ｔｒ３のエミッタ側へ切り換えると、出力ｖ０．は］１
トｖＢＥ２＋８ΔｖＢＥ〕ノ負ノ・リスの基準電圧出力
となる。出力ｖ０２は■。１のサングル・アンド・ボー
ルド出力となる。又、差動増幅器Ａ２の入力オフセット
電圧に関しては容量を用いて入力オフセット電圧分をチ
ャージすることによシ容易に補正することが可能である
。
以上説明したように第１の実施例では、ＮＰＮ トラン
ジスタのエミッタ電圧を検出する構成であるかうＮＰＮ
）ランジスタのコレクタ端子を電源端子に接続すること
ができる利点があシ、さらに容量比による加算増幅器の
構成であるので、基準電圧出力及び温度係数を容量比で
設定でき、かつ、正。
ジスタのエミッタ電圧を検出する構成であるかうＮＰＮ
）ランジスタのコレクタ端子を電源端子に接続すること
ができる利点があシ、さらに容量比による加算増幅器の
構成であるので、基準電圧出力及び温度係数を容量比で
設定でき、かつ、正。
負の極性も、スイッチの切シ換えにより行うことができ
る。このことは、ＣＭＯ８集積回路に於て、電源電圧の
かかる基板がコレクタとなるＮＰＮ トランジスタが容
易に形成可能であシ、さらに高比精度の容量も実現可能
であるから、ＣＭＯ８集積化基準電圧発生回路を実現で
きる利点がある。
る。このことは、ＣＭＯ８集積回路に於て、電源電圧の
かかる基板がコレクタとなるＮＰＮ トランジスタが容
易に形成可能であシ、さらに高比精度の容量も実現可能
であるから、ＣＭＯ８集積化基準電圧発生回路を実現で
きる利点がある。
第１の実施例はＮＰＮ トランジスタのエミッタ電流の
バイアス回路として電圧源、抵抗及びＮＭＯ８による回
路を説明したが、第５図第２の実施例に示す如り、ＮＰ
ＮトランジスタＴｒ３のエミッタ端子とＮ ＭＯＳ Ｔ
ｒｓのドレイン端子間に抵抗Ｒ６を接続し、抵抗Ｒ６に
かかる電圧がＮＰＮ ）ランジスタＴｒ３． Ｔｒ４の
ベース−エミッタ間電圧の差ΔｖＢｇに等しくなるよう
に差動増幅器Ａ４によシ、Ｎ ＭＯＳ Ｔｒ６ ＋ Ｔ
ｒ６゜のケ゛−ト端子に負帰還をかける構成とすれば、
ＮＰＮトランジスタＴｒ３のエミッタ電流はΔｖ ｎ
Ｅ ／Ｒ６とシ基準電圧を発生させることができる。
バイアス回路として電圧源、抵抗及びＮＭＯ８による回
路を説明したが、第５図第２の実施例に示す如り、ＮＰ
ＮトランジスタＴｒ３のエミッタ端子とＮ ＭＯＳ Ｔ
ｒｓのドレイン端子間に抵抗Ｒ６を接続し、抵抗Ｒ６に
かかる電圧がＮＰＮ ）ランジスタＴｒ３． Ｔｒ４の
ベース−エミッタ間電圧の差ΔｖＢｇに等しくなるよう
に差動増幅器Ａ４によシ、Ｎ ＭＯＳ Ｔｒ６ ＋ Ｔ
ｒ６゜のケ゛−ト端子に負帰還をかける構成とすれば、
ＮＰＮトランジスタＴｒ３のエミッタ電流はΔｖ ｎ
Ｅ ／Ｒ６とシ基準電圧を発生させることができる。
又、第１の実施例では、１種類の基準電圧を発生する回
路構成を説明したが、第６図に示す第３の実施例の如く
、容量ｃ３１＋Ｃ３２、スイッチ５１１１８１２及びサ
ンプル・アンド・ホールド回路ＳＨｒ ＊ ５Ｈ２１Ｓ
Ｈｓ 、ＳＨ４’ｆｔ： ツは加える構成をとれば、容
量ｃ３１゜Ｃ３２ｋ切シ換えることにより容量比を可変
でき、２種の基準電圧を発生できる。さらに極性も切シ
換えると４種のグログラマブル基準電圧発生回路となる
。
路構成を説明したが、第６図に示す第３の実施例の如く
、容量ｃ３１＋Ｃ３２、スイッチ５１１１８１２及びサ
ンプル・アンド・ホールド回路ＳＨｒ ＊ ５Ｈ２１Ｓ
Ｈｓ 、ＳＨ４’ｆｔ： ツは加える構成をとれば、容
量ｃ３１゜Ｃ３２ｋ切シ換えることにより容量比を可変
でき、２種の基準電圧を発生できる。さらに極性も切シ
換えると４種のグログラマブル基準電圧発生回路となる
。
第７図のタイム・チャートにょ多動作を説明すると、ス
イッチＳ３が閉じているリセット時にスイッチＳ、が接
地状態、スイッチｓ２がトランジスタＴｒ３のエミッタ
端子に接続状態である。スイッチＳｌ＋が閉じ、スイッ
チＳＩ２が開いている状態、つまシ容量Ｃ３１がつなが
っている状態である。次にリセット・スイッチＳ３が開
き、スイッチ８１ ＋ ８２をトランジスタＴｒ４のエ
ミッタ側へ切９換えると、出力端Ｃ１Ｃ２ 子Ｖ。１の出力はｏｖから＋ｖ！ｉ’ＥＦ１−貯ｖＢＥ
２”、、３．Δｖ。
イッチＳ３が閉じているリセット時にスイッチＳ、が接
地状態、スイッチｓ２がトランジスタＴｒ３のエミッタ
端子に接続状態である。スイッチＳｌ＋が閉じ、スイッ
チＳＩ２が開いている状態、つまシ容量Ｃ３１がつなが
っている状態である。次にリセット・スイッチＳ３が開
き、スイッチ８１ ＋ ８２をトランジスタＴｒ４のエ
ミッタ側へ切９換えると、出力端Ｃ１Ｃ２ 子Ｖ。１の出力はｏｖから＋ｖ！ｉ’ＥＦ１−貯ｖＢＥ
２”、、３．Δｖ。
になる。次にリセット・スイッチＳａｔ閉じてリセット
状態にすると出力端子ｖ０１はＯＶとなる。その後スイ
ッチＳａｅ開いて、スイッチ５１１８２を切シ換えると
出力端子ｖ０１は負の基準電圧−ｖＲ８Ｆ１＝−〔狂”
ＢＥ２ ＋汗’ＶＢＥ ：＋ ＋！：なる。次にスイッ
チ８１１を開き、スイッチＳ１２に閉じて容量Ｃ３１の
かリシに容量Ｃ３２をつなぎ、前述の如く、スイッチ動
作を行うと、＋ｖＲＥＦ２ ＝紅ｖＢＥ２ ＋狂Δ”Ｂ
Ｅ ｌ −ｖＲＥＦ２＝−〔シーｖ ＋５−ΔｖＢＥ〕
の基準電圧を発生させるＣ３２ ” Ｃ３２ ことができる。出力端子ｖ０１には第７図に示す如く直
列に基準電圧が発生する。並列出力が必要な場合には、
サンプル・アンド・ホールド回路ＳＨＩ。
状態にすると出力端子ｖ０１はＯＶとなる。その後スイ
ッチＳａｅ開いて、スイッチ５１１８２を切シ換えると
出力端子ｖ０１は負の基準電圧−ｖＲ８Ｆ１＝−〔狂”
ＢＥ２ ＋汗’ＶＢＥ ：＋ ＋！：なる。次にスイッ
チ８１１を開き、スイッチＳ１２に閉じて容量Ｃ３１の
かリシに容量Ｃ３２をつなぎ、前述の如く、スイッチ動
作を行うと、＋ｖＲＥＦ２ ＝紅ｖＢＥ２ ＋狂Δ”Ｂ
Ｅ ｌ −ｖＲＥＦ２＝−〔シーｖ ＋５−ΔｖＢＥ〕
の基準電圧を発生させるＣ３２ ” Ｃ３２ ことができる。出力端子ｖ０１には第７図に示す如く直
列に基準電圧が発生する。並列出力が必要な場合には、
サンプル・アンド・ホールド回路ＳＨＩ。
ＳＨ２、ＳＨｓ ＋ ＳＨ４で、サンプル・アンド・ホ
ールドすることによりＶ１〜ｖ４の基準電圧発生回路る
ことができる。
ールドすることによりＶ１〜ｖ４の基準電圧発生回路る
ことができる。
第８図は第４の実施例で第６図の２個の容量の切シ換え
による７°ログラマプル基準電圧発生回路を拡張した場
合の回路構成である。
による７°ログラマプル基準電圧発生回路を拡張した場
合の回路構成である。
容量２ｃｒ、りＣＡ＋ ｃＢ＋ ｃ、は−ｆｒ々ｊ＃、
に個。
に個。
を個の容量とスイッチからなシ、ｍ個のサンプル・・ア
ンド・ホールド回路ＳＨからなる。
ンド・ホールド回路ＳＨからなる。
容量ブロックＣＡｒ Ｃｏ ＋ Ｃｃのスイッチを制御
して、容量値を可変することによシ第６図の場合と同様
にしてｖｌには直列のパルス列としてｍ種の基準電圧を
発生でき、さらにサンプル・アンド・ホールド回路ＳＨ
によシＶ、〜ｖｍの出力を得ることができる。
して、容量値を可変することによシ第６図の場合と同様
にしてｖｌには直列のパルス列としてｍ種の基準電圧を
発生でき、さらにサンプル・アンド・ホールド回路ＳＨ
によシＶ、〜ｖｍの出力を得ることができる。
又容量ブロックＣＡ、ＣＢ、Ｃｃを用いた回路構成は、
集積化基準電圧の製造後のバラツキ調整に利用すること
ができる。例えば、ＭＯＳスイッチのＯＮ 、 ＯＦＦ
の状態に応じたダート端子のレベルを固定するようにダ
ート端子の制御回路の配線パターン層を溶断することに
よシ、調整を固定化できる。
集積化基準電圧の製造後のバラツキ調整に利用すること
ができる。例えば、ＭＯＳスイッチのＯＮ 、 ＯＦＦ
の状態に応じたダート端子のレベルを固定するようにダ
ート端子の制御回路の配線パターン層を溶断することに
よシ、調整を固定化できる。
又、ＭＯＳスイッチのかわシに直接配線ノリーン層で容
量を接続しておき、調整としては配線パターン層を溶断
して容量を分離することでも可能である。
量を接続しておき、調整としては配線パターン層を溶断
して容量を分離することでも可能である。
本発明はＮＰＮ ）ランジスタのコレクタ端子を電源に
接続でき、さらに正、負の基準電圧出力及び温度係数を
容量比による加算回路で実現できる利点がある。このこ
とはＣＭＯ８集積回路において、電源電圧のかかる基板
がコレクタとなるＮＰＮ ）ランジスタが容易に形成可
能であシ、さらに比精度の良い容量や差動増幅器、サン
プル・アンド・ホールド回路等も同時に形成できること
から、従来集積化が困難であったＣ、ＭＯ８集積回路の
基準電圧発生回路に利用することができる等の効果があ
る。
接続でき、さらに正、負の基準電圧出力及び温度係数を
容量比による加算回路で実現できる利点がある。このこ
とはＣＭＯ８集積回路において、電源電圧のかかる基板
がコレクタとなるＮＰＮ ）ランジスタが容易に形成可
能であシ、さらに比精度の良い容量や差動増幅器、サン
プル・アンド・ホールド回路等も同時に形成できること
から、従来集積化が困難であったＣ、ＭＯ８集積回路の
基準電圧発生回路に利用することができる等の効果があ
る。
第１図は従来の基準電圧発生回路の回路図、第２図は本
発明基準電圧発生回路の一実施例を示す回路図、第３図
、第４図は第２図における回路の各点の波形説明図、第
５図、第６図は夫々本発明の他の実施例を示す回路図、
第７図は第６図における回路の各点の波形説明図、第８
図は本発明の他の実施例を示す回路図である。 Ｔｒｌ 、 Ｔｒ２ ＋Ｔｒ３． Ｔｒ４ ＋＋＋ Ｎ
ＰＮ ）ランジスタ、Ｔｒ５ ｒ Ｔｒ６ ｒ Ｔｒ７
− ＮチャネルＭＯ８ＦＥＴ（Ｎ ＭＯＳ）、ＡＩ ＋
Ａ２ ＋ Ａ３ ＋ Ａ４”’差動増幅器、ＳＨ，−
ＳＨｍ＝−サンプル・アンド・ホールド回路、ｃｃ・・
・制御回路。 特許出願人 沖電気工業株式会社 第１図 第２図 第４図
発明基準電圧発生回路の一実施例を示す回路図、第３図
、第４図は第２図における回路の各点の波形説明図、第
５図、第６図は夫々本発明の他の実施例を示す回路図、
第７図は第６図における回路の各点の波形説明図、第８
図は本発明の他の実施例を示す回路図である。 Ｔｒｌ 、 Ｔｒ２ ＋Ｔｒ３． Ｔｒ４ ＋＋＋ Ｎ
ＰＮ ）ランジスタ、Ｔｒ５ ｒ Ｔｒ６ ｒ Ｔｒ７
− ＮチャネルＭＯ８ＦＥＴ（Ｎ ＭＯＳ）、ＡＩ ＋
Ａ２ ＋ Ａ３ ＋ Ａ４”’差動増幅器、ＳＨ，−
ＳＨｍ＝−サンプル・アンド・ホールド回路、ｃｃ・・
・制御回路。 特許出願人 沖電気工業株式会社 第１図 第２図 第４図
Claims (1)
- コＬ／ りｐ 、 ペースが夫々共通接続されて第１の
電位点、第２の電位点に接続され、エミッタが電流源回
路を介して第３の電位点に接続された一対のＮＰＮ ）
ランジスタのエミッタ間差動電圧からシリコンのバンド
ギャップ電圧に相当する基準電圧を取出す基準電圧発生
回路において、非反転入力端を接地に、反転入力一端を
第１．第２の容量の一端に、反転入力端と出力端との間
に第３の容量を接続した差動増幅器と前記第１の容量を
前記一対のトランジスタの一方のトランジスタのエミッ
ター′ ・ペース間に、又第２の容量の他端を前記一
対のトランジスタの各エミッタに夫々交互に切換えて接
続する第１のスイッチ及び第２のスイッチと前記第３の
容量に並列に挿入された第３のスイッチとを前記差動増
幅器の出力電圧が前記一対のトランジスタの一方、のト
ランジスタのエミッタ・゛ペース間電圧を示す第１の電
圧レベルに前記第１の容量と第３の容量との容量比を乗
じた値と、この第１の電圧レベルに前記一対のトランジ
スタのエミッタ間差圧に前記第２の容量と第３の容量と
の容量比を乗じた値を加算した電圧を示す第２の電圧レ
ベルとを交互に示すように前記第１、第２、第３のスイ
ッチを切替えて制御する制御回路とを具備し、前記第２
の電位点を基準とする前記出力電圧の第２の電圧レベル
がシリコンのバンドギャップ電圧に等しく々るように前
記容量比を選択したことを特徴とする基準電圧発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209710A JPS58114109A (ja) | 1981-12-28 | 1981-12-28 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209710A JPS58114109A (ja) | 1981-12-28 | 1981-12-28 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114109A true JPS58114109A (ja) | 1983-07-07 |
| JPH03648B2 JPH03648B2 (ja) | 1991-01-08 |
Family
ID=16577355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209710A Granted JPS58114109A (ja) | 1981-12-28 | 1981-12-28 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114109A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060874A (en) * | 1999-07-22 | 2000-05-09 | Burr-Brown Corporation | Method of curvature compensation, offset compensation, and capacitance trimming of a switched capacitor band gap reference |
| JP2007052718A (ja) * | 2005-08-19 | 2007-03-01 | Fujitsu Ltd | バンドギャップ回路 |
-
1981
- 1981-12-28 JP JP56209710A patent/JPS58114109A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060874A (en) * | 1999-07-22 | 2000-05-09 | Burr-Brown Corporation | Method of curvature compensation, offset compensation, and capacitance trimming of a switched capacitor band gap reference |
| JP2007052718A (ja) * | 2005-08-19 | 2007-03-01 | Fujitsu Ltd | バンドギャップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03648B2 (ja) | 1991-01-08 |
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