JPH0682399B2 - 積分回路 - Google Patents
積分回路Info
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- JPH0682399B2 JPH0682399B2 JP641886A JP641886A JPH0682399B2 JP H0682399 B2 JPH0682399 B2 JP H0682399B2 JP 641886 A JP641886 A JP 641886A JP 641886 A JP641886 A JP 641886A JP H0682399 B2 JPH0682399 B2 JP H0682399B2
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- Japan
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- circuit
- voltage
- signal
- output
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、積分回路に関するもので、例えば、半導体
集積回路により構成され、高精度の積分動作が要求され
る積分回路に有効な技術に関するものである。
集積回路により構成され、高精度の積分動作が要求され
る積分回路に有効な技術に関するものである。
演算増幅回路を用いたミラー積分回路が公知である（例
えば、昭和50年11月20日、オーム社発行『半導体マニュ
アル』のPP.155〜156参照）。ところで、演算増幅回路
は、いわゆるオフセットを持っている。すなわち、その
一対の入力レベルが互いに等しくても、出力信号が生じ
てしまう。これは、例えば演算増幅回路が作動増幅回路
を含んでおり、その作動増幅回路を構成するペア素子、
例えばMOSFET（絶縁ゲート型電界効果トランジスタ）の
特性が、製造条件のバラツキ等によって一致しないため
に生じる。このため、積分回路は、演算増幅回路の持つ
オフセットのために、高精度の積分を行うことができな
いという欠点を持っている。
えば、昭和50年11月20日、オーム社発行『半導体マニュ
アル』のPP.155〜156参照）。ところで、演算増幅回路
は、いわゆるオフセットを持っている。すなわち、その
一対の入力レベルが互いに等しくても、出力信号が生じ
てしまう。これは、例えば演算増幅回路が作動増幅回路
を含んでおり、その作動増幅回路を構成するペア素子、
例えばMOSFET（絶縁ゲート型電界効果トランジスタ）の
特性が、製造条件のバラツキ等によって一致しないため
に生じる。このため、積分回路は、演算増幅回路の持つ
オフセットのために、高精度の積分を行うことができな
いという欠点を持っている。
そこで、本願発明者等は、カウンタ回路で形成されたデ
ィジタル信号を受けるD/A変換回路により上記ディジタ
ル信号に対応した微少可変調整電圧を形成して、ミラー
積分回路を構成する演算増幅回路の非反転入力端子に供
給することによって、入力電圧が零の時に積分出力も零
になるように上記カウンタ動作を制御してオフセットの
補償を行うことを考えた。しかしながら、上記ディジタ
ル信号に対応した微少可変調整電圧を形成するD/A変換
回路において、その１ステップ当たりの電圧ΔＶが最大
誤差として残ってしまう。
ィジタル信号を受けるD/A変換回路により上記ディジタ
ル信号に対応した微少可変調整電圧を形成して、ミラー
積分回路を構成する演算増幅回路の非反転入力端子に供
給することによって、入力電圧が零の時に積分出力も零
になるように上記カウンタ動作を制御してオフセットの
補償を行うことを考えた。しかしながら、上記ディジタ
ル信号に対応した微少可変調整電圧を形成するD/A変換
回路において、その１ステップ当たりの電圧ΔＶが最大
誤差として残ってしまう。
この発明の目的は、簡単な構成によって精度の向上を図
った積分回路を提供することにある。
った積分回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、オ
フセット調整用電圧を形成するD/A変換回路の入力部に
減算回路を設けて、積分動作のときにその最下位ビット
の減算を周期的に行うようにするものである。
を簡単に説明すれば、下記の通りである。すなわち、オ
フセット調整用電圧を形成するD/A変換回路の入力部に
減算回路を設けて、積分動作のときにその最下位ビット
の減算を周期的に行うようにするものである。
第１図には、この発明の一実施例の積分回路の回路図が
示されている。
示されている。
同図の回路は、特に制限されないが、公知のMOS集積回
路の製造技術により、単結晶シリコンのような半導体基
板上において構成される。
路の製造技術により、単結晶シリコンのような半導体基
板上において構成される。
積分回路を構成する抵抗Ｒを通した積分すべき入力信号
INと、特に制限されないが、基準電圧としての回路の接
地電圧0Vは、スイッチS1を介して選択的に演算増幅回路
OPの反転入力端子（−）に供給される。この演算増幅回
路OPの反転入力端子（−）と出力端子との間には、積分
用のキャパシタＣとリセット用のスイッチ手段S2とが並
列形態に設けられる。
INと、特に制限されないが、基準電圧としての回路の接
地電圧0Vは、スイッチS1を介して選択的に演算増幅回路
OPの反転入力端子（−）に供給される。この演算増幅回
路OPの反転入力端子（−）と出力端子との間には、積分
用のキャパシタＣとリセット用のスイッチ手段S2とが並
列形態に設けられる。
上記演算増幅回路OPにおけるオフセット電圧を除去する
ため、その非反転入力端子（＋）には、D/A変換回路DAC
で形成された出力電圧Vosが印加される。このD/A変換回
路DACには、減算回路HSを通したカウンタ回路CNTで形成
されたディジタル信号が供給される。減算回路HSは、積
分動作中において周期的なパルス信号φによって、ディ
ジタル信号の最下位ビットに対して−１の減算動作を周
期的に行い、後述するオフセット除去動作中では、その
入力信号をそのまま出力させる。これにより、オフセッ
ト除去動作において、カウンタ回路CNTのカウンタ動作
に従って形成されたカウンタ出力（ディジタル信号）に
見合った可変アナログ電圧Vosが上記演算増幅回路OPの
非反転入力端子（＋）に供給されることになる。
ため、その非反転入力端子（＋）には、D/A変換回路DAC
で形成された出力電圧Vosが印加される。このD/A変換回
路DACには、減算回路HSを通したカウンタ回路CNTで形成
されたディジタル信号が供給される。減算回路HSは、積
分動作中において周期的なパルス信号φによって、ディ
ジタル信号の最下位ビットに対して−１の減算動作を周
期的に行い、後述するオフセット除去動作中では、その
入力信号をそのまま出力させる。これにより、オフセッ
ト除去動作において、カウンタ回路CNTのカウンタ動作
に従って形成されたカウンタ出力（ディジタル信号）に
見合った可変アナログ電圧Vosが上記演算増幅回路OPの
非反転入力端子（＋）に供給されることになる。
上記演算増幅回路OPの出力端子から得られる積分電圧Vo
の極性を判定するため、電圧比較回路VCが設けられる。
特に制限されないが、この電圧比較回路VCは、スイッチ
手段S3を介して選択的に２種類の電圧＋Vref,接地電圧0
Vが基準電圧として印加される。上記基準電圧としての
接地電位0Vは、上記極性判定のために用いられ、基準電
圧＋Vrefは後述する積分動作を行うために用いられる。
の極性を判定するため、電圧比較回路VCが設けられる。
特に制限されないが、この電圧比較回路VCは、スイッチ
手段S3を介して選択的に２種類の電圧＋Vref,接地電圧0
Vが基準電圧として印加される。上記基準電圧としての
接地電位0Vは、上記極性判定のために用いられ、基準電
圧＋Vrefは後述する積分動作を行うために用いられる。
次に、この実施例の積分回路におけるオフセット除去動
作を第２図の動作波形図に従って説明する。
作を第２図の動作波形図に従って説明する。
このオフセット除去（初期設定）動作においては、スイ
ッチS1は接点ｂ側に接続され、演算増幅回路OPの反転入
力端子（−）に回路の接地電位を供給する。このスイッ
チS1のオン抵抗や配線抵抗を介して回路の接地電位が演
算増幅回路OPの反転入力端子（−）に供給されることに
なるため、上記キャパシタＣとともに積分回路を構成す
る。また、スイッチS3は、接点ｂ側に接続され、電圧比
較回路VCに回路の接地電位を供給する。また、カウンタ
回路CNTは、初期設定開始時にクリアされ、減算回路HS
は非動作状態、言い換えるならば、カウンタ回路CNTの
出力信号をそのままD/A変換回路DACに伝える。
ッチS1は接点ｂ側に接続され、演算増幅回路OPの反転入
力端子（−）に回路の接地電位を供給する。このスイッ
チS1のオン抵抗や配線抵抗を介して回路の接地電位が演
算増幅回路OPの反転入力端子（−）に供給されることに
なるため、上記キャパシタＣとともに積分回路を構成す
る。また、スイッチS3は、接点ｂ側に接続され、電圧比
較回路VCに回路の接地電位を供給する。また、カウンタ
回路CNTは、初期設定開始時にクリアされ、減算回路HS
は非動作状態、言い換えるならば、カウンタ回路CNTの
出力信号をそのままD/A変換回路DACに伝える。
この状態において、図示しないタイミング信号によって
スイッチ２は、周期的にオン状態／オフ状態にされる。
したがって、時間t0において、スイッチS2をオフ状態に
したとき、演算増幅回路OPは、回路の接地電位を入力信
号とする積分動作を開始する。すなわち、上記カウンタ
回路CNTのクリア状態により、D/A変換回路DACの出力電
圧Vosは負の最大値にされているため、その電圧差に従
った積分出力Voが出力される。
スイッチ２は、周期的にオン状態／オフ状態にされる。
したがって、時間t0において、スイッチS2をオフ状態に
したとき、演算増幅回路OPは、回路の接地電位を入力信
号とする積分動作を開始する。すなわち、上記カウンタ
回路CNTのクリア状態により、D/A変換回路DACの出力電
圧Vosは負の最大値にされているため、その電圧差に従
った積分出力Voが出力される。
電圧比較回路VCは、上記演算増幅回路OPの両入力端子
（＋，−）の電圧差に従った負極性の積分出力Voを受け
てロウレベルの出力信号を形成する。カウンタ回路CNT
は、上記ロウレベルの出力信号を受けて＋１の計数動作
を行う。
（＋，−）の電圧差に従った負極性の積分出力Voを受け
てロウレベルの出力信号を形成する。カウンタ回路CNT
は、上記ロウレベルの出力信号を受けて＋１の計数動作
を行う。
上記スイッチS2がオン状態にされるとキャパシタＣのリ
セット動作が行われ、そのオフ状態とともに再び積分動
作が行われる。上記繰り返し動作によってカウンタ回路
CNTの出力信号が＋１づつ増加するため、上記D/A変換回
路DACの出力電圧Vosは、１ステップづつ増加する。これ
により、上記入力信号としての回路の接地電位と電圧差
が小さくされて、上記負極性の積分出力Voが絶対値的に
順次小さくされる。そして、その出力電圧Voが正の極性
に最初に反転したとき（時間t1）に、電圧比較回路VCの
出力がハイレベルとなる。上記カウンタ回路CNTは、上
記ハイレベルの出力信号によりその計数動作を停止し
て、そのときの計数値を保持するものとなる。上記動作
において、入力端子を接地電位として状態で、その積分
出力が一方の極性から他方の極性に切り替わったという
ことは、演算増幅回路OPにおけるオフセット電圧Voffと
上記電圧Vosとがほゞ相殺されたみなすことができる。
セット動作が行われ、そのオフ状態とともに再び積分動
作が行われる。上記繰り返し動作によってカウンタ回路
CNTの出力信号が＋１づつ増加するため、上記D/A変換回
路DACの出力電圧Vosは、１ステップづつ増加する。これ
により、上記入力信号としての回路の接地電位と電圧差
が小さくされて、上記負極性の積分出力Voが絶対値的に
順次小さくされる。そして、その出力電圧Voが正の極性
に最初に反転したとき（時間t1）に、電圧比較回路VCの
出力がハイレベルとなる。上記カウンタ回路CNTは、上
記ハイレベルの出力信号によりその計数動作を停止し
て、そのときの計数値を保持するものとなる。上記動作
において、入力端子を接地電位として状態で、その積分
出力が一方の極性から他方の極性に切り替わったという
ことは、演算増幅回路OPにおけるオフセット電圧Voffと
上記電圧Vosとがほゞ相殺されたみなすことができる。
以上により初期設定が終了し、スイッチS1とS3は接点ａ
側に切り換えられる。これによって、本来の積分すべき
入力信号INが抵抗Ｒを介して演算増幅回路OPに供給さ
れ、電圧比較回路VCには基準電圧＋Vrefが供給される。
側に切り換えられる。これによって、本来の積分すべき
入力信号INが抵抗Ｒを介して演算増幅回路OPに供給さ
れ、電圧比較回路VCには基準電圧＋Vrefが供給される。
この積分動作の概略を次に説明する。
入力端子には、例えば電流値に比例した電圧値を持ち、
電圧値に比例したパルス幅を持つパルス信号が印加され
る。このパルス信号を積分することによって、電力値を
求めることができる。この積分動作は、上記積分出力電
圧Voが上記基準電圧＋Vrefに達するまで行われる。上記
積分出力電圧Voが基準電圧＋Vrefに達すると、上記電圧
比較回路VCがこれを検出してスイッチS2をオン状態にさ
せる信号を形成し、キャパシタＣをリセットさせる。こ
の後、再び上記積分動作を行うものとなる。上記電圧比
較回路VCの出力信号により図示しない所定のカウンタ回
路をインクリメントさせて、上記積分値をディジタル値
として出力させるものである。
電圧値に比例したパルス幅を持つパルス信号が印加され
る。このパルス信号を積分することによって、電力値を
求めることができる。この積分動作は、上記積分出力電
圧Voが上記基準電圧＋Vrefに達するまで行われる。上記
積分出力電圧Voが基準電圧＋Vrefに達すると、上記電圧
比較回路VCがこれを検出してスイッチS2をオン状態にさ
せる信号を形成し、キャパシタＣをリセットさせる。こ
の後、再び上記積分動作を行うものとなる。上記電圧比
較回路VCの出力信号により図示しない所定のカウンタ回
路をインクリメントさせて、上記積分値をディジタル値
として出力させるものである。
上記オフセット除去動作においては、第３図に示すよう
に、真のオフセット電圧VoffがD/A変換回路DACのステッ
プ電圧Vn−１とVnの中間点にあった場合、ステップ電圧
Vnがオフセット除去用の出力電圧Vosとして、上記演算
増幅回路OPの非反転入力端子（＋）に供給される。した
がって、上記オセット電圧Voffと、上記出力電圧Vosと
の差電圧ΔＶ′が残ってしまい、積分出力の精度を悪く
する。
に、真のオフセット電圧VoffがD/A変換回路DACのステッ
プ電圧Vn−１とVnの中間点にあった場合、ステップ電圧
Vnがオフセット除去用の出力電圧Vosとして、上記演算
増幅回路OPの非反転入力端子（＋）に供給される。した
がって、上記オセット電圧Voffと、上記出力電圧Vosと
の差電圧ΔＶ′が残ってしまい、積分出力の精度を悪く
する。
この実施例では、タイミング信号φによって、減算回路
HSが周期的に動作させられ、カウンタ回路CNTにより形
成されたディジタル信号の最下位ビットの減算を行う。
したがって、上記減算回路HSによりカウンタ回路CNTに
より形成されるディジタル信号の減算動作が行われると
き、D/A変換回路DACの出力電圧Vosは、ステップ電圧Vn
からVn−１に低下させられる。これにより、上記オフセ
ット電圧Voffと上記出力電圧Vosとに差電圧ΔＶ″が生
じる。上記２つの差電圧ΔＶ′とΔＶ″は、上記真のオ
フセット電圧Voffに対して極性が逆になるため、上記ス
テップ電圧VnとVn−１が交互に演算増幅回路OPの非反転
入力端子（＋）に供給された状態での積分出力Voに生じ
る誤差分は、最大でも上記１ステップ電圧ΔＶのほゞ1/
2に軽減される。これにより、みかけ上D/A変換回路DAC
の持つ分解能の向上を図ることができるため、積分精度
の向上を図ることができる。
HSが周期的に動作させられ、カウンタ回路CNTにより形
成されたディジタル信号の最下位ビットの減算を行う。
したがって、上記減算回路HSによりカウンタ回路CNTに
より形成されるディジタル信号の減算動作が行われると
き、D/A変換回路DACの出力電圧Vosは、ステップ電圧Vn
からVn−１に低下させられる。これにより、上記オフセ
ット電圧Voffと上記出力電圧Vosとに差電圧ΔＶ″が生
じる。上記２つの差電圧ΔＶ′とΔＶ″は、上記真のオ
フセット電圧Voffに対して極性が逆になるため、上記ス
テップ電圧VnとVn−１が交互に演算増幅回路OPの非反転
入力端子（＋）に供給された状態での積分出力Voに生じ
る誤差分は、最大でも上記１ステップ電圧ΔＶのほゞ1/
2に軽減される。これにより、みかけ上D/A変換回路DAC
の持つ分解能の向上を図ることができるため、積分精度
の向上を図ることができる。
オフセット調整用電圧を形成するD/A変換回路の入力部
に減算回路を設けて、積分動作のときにその最下位ビッ
トの減算を周期的に行うことによって、実行的なオフセ
ット電圧の極性を反転できる。これによって、積分出力
に含まれる上記実効的なオフセット電圧により生じる誤
差分が、最大でも上記D/A変換回路の１ステップ電圧の1
/2に軽減できるという効果が得られる。言い換えるなら
ば、オフセットキャセル用の調整電圧を形成するD/A変
換回路の分解能を２倍に向上できるものとなる。
に減算回路を設けて、積分動作のときにその最下位ビッ
トの減算を周期的に行うことによって、実行的なオフセ
ット電圧の極性を反転できる。これによって、積分出力
に含まれる上記実効的なオフセット電圧により生じる誤
差分が、最大でも上記D/A変換回路の１ステップ電圧の1
/2に軽減できるという効果が得られる。言い換えるなら
ば、オフセットキャセル用の調整電圧を形成するD/A変
換回路の分解能を２倍に向上できるものとなる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、スイッチ手段
及び演算増幅器を構成する増幅素子等は、MOSFETの他、
同様な動作を行うものであれば何でもあってもよい。ま
た、D/A変換回路は、直列抵抗とスイッチトリーからな
るもの等種々の実施形態を採ることができるものであ
る。また、減算回路は、ディジタル減算回路を用いるの
の他、シフトレジスタを用いて１ビットの桁下げを行う
もの、又はマルチプレクサによってカウンタ回路の出力
信号をそのままD/A変換回路の入力に伝えたり、１ビッ
ト桁下げしてD/A変換回路の入力に伝えるもの等何であ
ってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、スイッチ手段
及び演算増幅器を構成する増幅素子等は、MOSFETの他、
同様な動作を行うものであれば何でもあってもよい。ま
た、D/A変換回路は、直列抵抗とスイッチトリーからな
るもの等種々の実施形態を採ることができるものであ
る。また、減算回路は、ディジタル減算回路を用いるの
の他、シフトレジスタを用いて１ビットの桁下げを行う
もの、又はマルチプレクサによってカウンタ回路の出力
信号をそのままD/A変換回路の入力に伝えたり、１ビッ
ト桁下げしてD/A変換回路の入力に伝えるもの等何であ
ってもよい。
この発明は、アナログ乗算回路等の構成する積分回路と
して広く利用できるものである。
して広く利用できるものである。
第１図は、この発明の一実施例を示すブロック図、 第２図は、そのオフセット除去動作を説明するための波
形図、 第３図は、そのオフセット除去動作を説明するためのD/
A変換出力の拡大図である。 OP……演算増幅回路、VC……電圧比較回路、DAC……D/A
変換回路、CNT……カウンカ回路、HS……減算回路
形図、 第３図は、そのオフセット除去動作を説明するためのD/
A変換出力の拡大図である。 OP……演算増幅回路、VC……電圧比較回路、DAC……D/A
変換回路、CNT……カウンカ回路、HS……減算回路
Claims (2)
- 【請求項１】反転入力端子にスイッチ手段を介して入力
信号と所定の基準電圧が選択的に供給され、非反転入力
端子にディジタル信号を受けるD/A変換回路により形成
された出力電圧が供給された演算増幅回路と、上記演算
増幅回路の出力電圧の極性反転を検出する電圧比較回路
と、その計数動作によって上記ディジタル信号を形成す
るカウンタ回路と、所定のタイミング信号によって周期
的に上記カウンタ回路によって形成されたディジタル信
号の最下位ビットの減算を行う減算回路とを含み、上記
減算回路の減算動作を非動作状態にして、上記カウンタ
回路の計数動作を上記極性反転出力により停止させると
いうオフセット除去動作を行わせた後、上記カウンタ回
路に保持されたディジタル信号と周期的な減算動作によ
って減算されたディジタル信号のD/A変換出力を演算増
幅回路の非反転入力端子に供給して積分動作を行わせる
ことを特徴とする積分回路。 - 【請求項２】上記積分回路は、第１の入力値に従った振
幅と、第２の入力値に従ったパルス幅を持つパルス信号
を入力として、その積分出力を形成するものであること
を特徴とする特許請求の範囲第１項記載の積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP641886A JPH0682399B2 (ja) | 1986-01-17 | 1986-01-17 | 積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP641886A JPH0682399B2 (ja) | 1986-01-17 | 1986-01-17 | 積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165281A JPS62165281A (ja) | 1987-07-21 |
| JPH0682399B2 true JPH0682399B2 (ja) | 1994-10-19 |
Family
ID=11637821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP641886A Expired - Lifetime JPH0682399B2 (ja) | 1986-01-17 | 1986-01-17 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682399B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4498815B2 (ja) * | 2004-04-30 | 2010-07-07 | イノテック株式会社 | 半導体記憶装置 |
| JP2010166219A (ja) * | 2009-01-14 | 2010-07-29 | Panasonic Corp | 負荷駆動装置 |
| JP5622596B2 (ja) * | 2011-01-13 | 2014-11-12 | アルプス電気株式会社 | 容量検出装置 |
| CN108494407A (zh) * | 2018-05-24 | 2018-09-04 | 佛山科学技术学院 | 一种电压到时间的转换电路 |
| JP7089182B2 (ja) * | 2018-11-19 | 2022-06-22 | 日本電信電話株式会社 | 可変基準電圧源 |
-
1986
- 1986-01-17 JP JP641886A patent/JPH0682399B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62165281A (ja) | 1987-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |