JP4498815B2

JP4498815B2 - 半導体記憶装置

Info

Publication number: JP4498815B2
Application number: JP2004136170A
Authority: JP
Inventors: 高三井田
Original assignee: イノテック株式会社
Priority date: 2004-04-30
Filing date: 2004-04-30
Publication date: 2010-07-07
Anticipated expiration: 2024-04-30
Also published as: JP2005317156A

Description

本発明は、電荷注入によってデータ書き込みが行われる不揮発性の半導体記憶装置に関するものである。

近年急速に立ち上がりつつあるコンテンツ配信用途のフラッシュメモリでは、多値化によるビットコストの低減に加えて、高速書き込み及び低消費電力に対する要望が大きい。本発明者らは、電気的に孤立した一対のフローティングゲート（電荷蓄積部）を有するセルトランジスタに２ビット（４値）のデータを記憶することが可能な不揮発性の半導体記憶装置を提案している（例えば、特許文献１，２参照）。

図１２は、例えば、特許文献１で開示されている半導体記憶装置のセルトランジスタの断面を示すものである。セルトランジスタ１１１は、一対のフローティングゲートＦＧ１，ＦＧ２の各々に、電子が蓄積されているか否かという２つの電子状態をとることにより、４値（２ビット）のデータを表わすことができる。各フローティングゲートＦＧ１，ＦＧ２において、電子が蓄積されている状態は書き込み状態（データ“０”）、電子が蓄積されていない状態は消去状態（データ“１”）として扱われ、その結果、セルトランジスタ１１１には、それらの組み合わせにより、（ＦＧ１，ＦＧ２）＝（０，０），（０，１），（１，０），（１，１）の４つデータのいずれかが記憶される。

セルトランジスタ１１１へのデータ書き込みは、例えば、拡散領域１１４ａをドレイン領域（以下、単にドレインと呼ぶ）として例えば５．０Ｖの電圧を与え、拡散領域１１４ｂをソース領域（以下、単にソースと呼ぶ）として接地し、さらに、コントロールゲートＣＧに例えば７．０Ｖの電圧を与えることで行われる。このような電圧が印加されると、シリコン基板１２の凸部１１３の頂面１１３ｃ付近に反転層が生じ、側面１１３ａ→頂面１１３ｃ→側面１１３ｂの経路でソース−ドレイン間を結ぶチャネル領域が形成される。ソースから流れ出た電子の一部は、チャネル領域を進むとともに、上記の電位差で加速されて運動量の大きなホットエレクトロンとなる。このホットエレクトロンは、トンネル絶縁膜１１６ａの持つエネルギー障壁を乗り越えてフローティングゲートＦＧ１に注入される。なお、フローティングゲートＦＧ２に電子を注入する場合には、拡散領域１１４ａをソース、拡散領域１１４ｂをドレインとして同様な電圧を印加すればよい。

さらに、フローティングゲートＦＧ１，ＦＧ２の少なくとも一方に蓄積される電荷量を３値以上に設定可能とすることで、１つのセルトランジスタに２ビット（４値）を超えるデータを記憶することも可能となる（例えば、特許文献３参照）。

上記の半導体記憶装置によれば、１つのセルトランジスタ１１１当り２ビット以上の多値記録を行うことができるとともに、フローティングゲートＦＧ１（ＦＧ２）に書き込みを行う際にチャネル領域で加速された電子の進行方向には、トンネル絶縁膜１１６ａ（１１６ｂ）及びフローティングゲートＦＧ１（ＦＧ２）が配置されているので、ホットエレクトロンとなった電子は進行方向を変えずにトンネル絶縁膜１１６ａ（１１６ｂ）の持つエネルギー障壁を乗り越えてフローティングゲートＦＧ１（ＦＧ２）に進入することとなり、書き込み効率が優れ、高速書き込みを可能とする。従って、この半導体記憶装置は、上記したコンテンツ配信用途のフラッシュメモリに適したものであると言える。

ここで、コンテンツ配信用途のフラッシュメモリに適する高速書き込み及び低消費電力の立場から、次の２点がさらに要求される。第１点は、セルトランジスタの書き込み動作によって確実にフローティングゲートへの書き込みが行われるようにし、書き込み動作後の書き込みデータのベリファイ及び再書き込みの回数を減らすこと。第２点は、各書き込み動作において、不必要に大きな電流が流れることのないように書き込みを制御することである。なお、ベリファイとは書き込みデータを外部に出力することなく、内部で読み出して書き込み状態を検証することである。

ところで、非特許文献１には、アシストゲート（ＡＧ）−ＡＮＤ型のセルトランジスタに定電荷注入方式で書き込みを行う例が示されている。この例では、まず、ローカルビット線を形成するドレインと基板との間の接合容量Ｃｓに一定電荷を蓄積し、この蓄積電荷をセルトランジスタを通じて放電する際にソースサイドホットエレクトロン注入を行うことで書き込みを行っている。この場合、フローティングに注入される電荷の注入効率がアシストゲートの電位にあまり依存しないので、注入される電荷量のばらつき（書き込みばらつき）が抑えられると記載されている。

特願２００３−００１１８９号明細書特開２００３−２２４２１５号公報特願２００３−０９９５５６号明細書電子情報通信学会技術研究報告，社団法人電子通信学会，２００３年４月１０日，第１０３巻，第２号，ｐ．４１−４５

しかしながら、非特許文献１記載の書き込み方式を用いてもなお、高速書き込み及び低消費電力の立場から要求される上記２点を満たすことはできない。すなわち、この文献に記載されているように、書き込みの際に接合容量Ｃｓに蓄積された電荷は、ソース−ドレイン間のリーク電流、及ドレイン−基板間のリーク電流によって消失する恐れがある。従って、この書き込み方式では、書き込みの際に接合容量Ｃｓに蓄積された電荷の全てが上記ソースサイドホットエレクトロン注入に寄与する保証がなく、蓄積電荷の多くが上記リーク電流によって消失されてしまうことがある。

このため、多数回のベリファイ及び再書き込みを行うことなく、セルトランジスタの書き込み動作によって確実にフローティングゲートへの書き込みが行われるようにするためには、フローティングゲートに注入するのに必要な電荷量に比して十分に多く電荷を、接合容量Ｃｓに蓄積する必要があり、その結果、消費電力を小さくすることができない。

本発明は、上記課題を解決するためになされたものであり、電荷蓄積部への注入電荷量のばらつきを抑えることにより、高速書き込み及び低消費電力を実現する半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、ビット線に接続されたソース領域及びドレイン領域、前記ビット線と交差するワード線に接続されたコントロールゲート、及び電荷蓄積部を備えたセルトランジスタが複数配列されており、前記複数のセルトランジスタのうち、書き込み対象のセルトランジスタの前記ドレイン領域及び前記コントロールゲートに所定の書き込み電圧を付与するように前記ビット線及び前記ワード線に電圧を印加することで、前記書き込み対象のセルトランジスタの前記ソース領域と前記ドレイン領域との間に流れる電荷の一部が電界によって加速されて前記電荷蓄積部に注入されることによりデータ書き込みが行われる半導体記憶装置において、前記データ書き込み時に前記書き込み対象のセルトランジスタの前記ソース領域から前記ビット線に流れる電荷量を積算する積分回路と、この積分回路により積算された電荷量が所定値となったか否かを随時判定する比較器とにより構成され、前記積分回路により積算された電荷量が前記所定値となった場合に停止信号を出力する書込停止判定回路と、前記書き込み対象のセルトランジスタの前記ソース領域を、前記ビット線を介して選択的に前記積分回路に接続するセレクタとを備え、前記セレクタは、前記書込停止判定回路からの停止信号の出力に応じて、前記ビット線を前記積分回路から切り離し、前記ソース領域をオープン状態とすることを特徴とするものである。

なお、前記積分回路は、反転入力端子が前記セレクタに接続され、非反転入力端子に基準電位が与えられた演算増幅器と、この演算増幅器の前記反転入力端子と出力端子との間に接続され、前記セレクタを介して前記ソース領域から流入する電荷によって充電される帰還キャパシタと、この帰還キャパシタを前記データ書き込み前後に放電させるリセットスイッチとによって構成されており、前記比較器は、前記演算増幅器の出力端子から出力される電位を所定の電位と比較するものであることが好ましい。

また、前記演算増幅器の前記入力端子と出力端子との間には、容量の異なる複数の前記帰還キャパシタがそれぞれスイッチを介して並列接続されており、前記データ書き込み時に前記電荷蓄積部に蓄積すべき所望の電荷量に応じて選択されることが好ましい。

さらに、前記電荷蓄積部は、前記ソース領域及び前記コントロールゲートに絶縁膜を介して対向する第１フローティングゲートと、前記ドレイン領域及び前記コントロールゲートに絶縁膜を介して対向する第２フローティングゲートとからなり、前記ソース領域と前記ドレイン領域とを互いに切り替えることにより、前記第１及び第２フローティングゲートのそれぞれに電荷注入を可能とすることで、前記各セルトランジスタに２値を超えるデータが書き込まれることが好ましい。

本発明の半導体記憶装置によれば、データ書き込み時にソース領域に流れる電荷量を積算し、積算された電荷量が所定値となるとデータ書き込みが停止されるので、電荷蓄積部に注入される電荷量は確実に制御され、書き込みばらつきが抑制される。これにより、データ書き込み後のベリファイ及び再書込み回数が少なくて済み、高速書き込み及び低消費電力を実現することができる。

図１において、本発明の第１の実施形態であるセルアレイ１０は、コラム方向に延在する拡散領域からなる複数のビット線ＢＬと、これに交差するようにロウ方向に延在するポリシリコンからなる複数のワード線ＷＬとからなるＶＧＡ（Virtual Ground Array）方式で構成されている。ビット線ＢＬとワード線ＷＬとの交差部には他の部分から電気的に絶縁されたフローティングゲートＦＧ１，ＦＧ２が形成されている。同図中の円で囲った領域は、セルアレイ１０内に構成される複数のＭＯＳ型セルトランジスタのうちの１つのセルトランジスタ１１を示している。

図２は、図１中のＡ−Ａ線に沿うセルトランジスタ１１の断面図を示す。ｐ型のシリコン基板１２には凸部１３が形成されており、凸部１３は、対向する一対の側面１３ａ，１３ｂと頂面１３ｃとを備える。この凸部１３を挟むようにシリコン基板１２（トレンチ底部）の表層には、一対のｎ型の拡散領域１４ａ，１４ｂが形成されている。側面１３ａ，１３ｂの表層には、浅くｎ型不純物が注入されてなるｎ型領域１５ａ，１５ｂが形成されている。拡散領域１４ａ，１４ｂと側面１３ａ，１３ｂとの表面には、第１絶縁膜１６ａ，１６ｂがそれぞれ形成されている。また、第１絶縁膜１６ａ，１６ｂを介して、側面１３ａ，１３ｂと拡散領域１４ａ，１４ｂとに対向するように一対のフローティングゲート（電荷蓄積部）ＦＧ１，ＦＧ２が形成されている。なお、ｎ型領域１５ａ，１５ｂは、ｐ型基板に薄くｎ型不純物を注入して形成されるので、ｎ型とはならず、中性のイントリンジック状態となる場合や、薄いｐ^-型となる場合がある。このような場合であっても領域１５ａ，１５ｂには後述するチャネル領域の一部が形成される。

フローティングゲートＦＧ１，ＦＧ２は、アモルファスシリコン（あるいはポリシリコン）によって形成されており、導電性を備える。このフローティングゲートＦＧ１，ＦＧ２の断面形状はほぼ四角形であり、この底面は第１絶縁膜１６ａ，１６ｂを介して拡散領域１４ａ，１４ｂに対向している。フローティングゲートＦＧ１，ＦＧ２の上面は、第２絶縁膜１７ａ，１７ｂを介してコントロールゲートＣＧに対向しており、凸部１３の頂面１３ｃより上方に位置している。また、フローティングゲートＦＧ１，ＦＧ２の側面は、第１絶縁膜１６ａ，１６ｂを介して凸部１３の側面１３ａ，１３ｂに対向するとともに第３絶縁膜１８ａ，１８ｂを介してコントロールゲートＣＧに対向しており、もう一方の側面は、隣接するセルトランジスタが備えるフローティングゲートの側面に絶縁膜を介して対向している。

ここで、第３絶縁膜１８ａ，１８ｂは、第２絶縁膜１７ａ，１７ｂとは互いに異なるフローティングゲートＦＧ１，ＦＧ２の面に形成されている。すなわち、第２絶縁膜１７ａ，１７ｂはフローティングゲートＦＧ１，ＦＧ２の上面に形成されているのに対して、第３絶縁膜１８ａ，１８ｂはフローティングゲートＦＧ１，ＦＧ２が第１絶縁膜１６ａ，１６ｂを介して凸部１３の側面１３ａ，１３ｂと対向する一側面の上方に形成されている。なお、第３絶縁膜１８ａ，１８ｂの形成される位置はこれに限られず、例えば、フローティングゲートＦＧ１，ＦＧ２の他の側面に設けるようにしてもよい。このように、第３絶縁膜１８ａ，１８ｂを第２絶縁膜１７ａ，１７ｂと異なる面に形成することによって、第３絶縁膜１８ａ，１８ｂをプロセスに依存せず、かつ第２絶縁膜１７ａ，１７ｂの厚さに依存しない任意の厚さで形成することができ、かつこの第３絶縁膜１８ａ，１８ｂのコントロールゲートＣＧとの対向面積も任意に選択可能となる。

コントロールゲートＣＧは、このようにしてフローティングゲートＦＧ１，ＦＧ２に対向するとともに、凸部１３の頂面１３ｃに第４絶縁膜１９を介して対向している。なお、第１絶縁膜１６ａ，１６ｂは第４絶縁膜１９にそれぞれ接続されており、第２絶縁膜１７ａ，１７ｂは第３絶縁膜１８ａ，１８ｂにそれぞれ接続されており、第３絶縁膜１８ａ，１８ｂは第４絶縁膜１９にそれぞれ接続されている。

上記の第１〜第４絶縁膜は、いずれもシリコン酸化物（ＳｉＯ₂）からなるシリコン酸化膜である。第３絶縁膜１８ａ，１８ｂの膜厚は、第２絶縁膜１７ａ，１７ｂより薄く形成されている。これは、フローティングゲートＦＧ１，ＦＧ２に蓄積された電子をコントロールゲートＣＧに放出してセルトランジスタ１１に記憶されたデータを消去する際に、電子の大部分を第３絶縁膜１８ａ，１８ｂを通過させるためである。また、電気的に孤立したフローティングゲートＦＧ１，ＦＧ２がコントロールゲートＣＧと基板１２（拡散領域１４ａ，１４ｂ及び側面１３ａ，１３ｂ）とに結合する割合を示す結合比ＣＲは、コントロールゲートＣＧとの対向容量Ｃ_CFを基板１２との対向容量Ｃ_SFで割った値（Ｃ_CF／Ｃ_SF）で表わされる。この結合比ＣＲが小さいほど、消去特性と読み出し特性とが良好なため、結合比ＣＲをできるだけ小さくすることが好ましい。従って、第１〜第４絶縁膜の膜厚及び対向面積は、できるだけ結合比ＣＲが小さくなるように設定される。

コントロールゲートＣＧは、アモルファスシリコン（あるいはポリシリコン）で形成されており、図１に示したセルアレイ１０のワード線ＷＬを構成する。また、拡散領域１４ａ，１４ｂは、ビット線ＢＬを構成し、ＭＯＳ型のセルトランジスタ１１における一対のソース・ドレインとして機能するとともに、ロウ方向に隣接する２つのセルトランジスタ１１によって共有されている。このソースとドレインとは相互に切り替え可能である。なお、同一のコラムに並んだセルトランジスタ１１はビット線ＢＬ（拡散領域１４ａ，１４ｂ）を共有し、同一のロウに並んだセルトランジスタ１１はワード線ＷＬ（コントロールゲートＣＧ）を共有している。

また、凸部１３の側面１３ａ，１３ｂの表層には、ｎ型領域１５ａ，１５ｂが形成されているので、コントロールゲートＣＧに所定の電圧が印加されて、凸部１３の頂面１３ｃ付近に反転層が生じると、拡散領域１４ａ，１４ｂで構成されるソースとドレインとを電気的に結び、電子の通り道となるチャネル領域が凸部１３の表層全体に形成される。

図３は、セルアレイ１０とその周辺回路を含む半導体記憶装置の構成を示す。アドレスバッファ２、コラムデコーダ３、ロウデコーダ４、及びセレクタ２１は、協働してセルアレイ１０内の所望のセルトランジスタ１１を選択する。アドレスバッファ２は、外部から入力されたアドレス信号を増幅する。コラムデコーダ３は、アドレスバッファ２から出力されるコラムアドレス信号Ｃａに基づいて１つのビット線ＢＬをドレインとして選択する。ロウデコーダ４は、アドレスバッファ２から出力されるロウアドレス信号Ｒａに基づいてワード線ＷＬを選択する。セレクタ２１は、コラムアドレス信号Ｃａに基づいて、ドレインとして選択されたビット線ＢＬに隣接するいずれかのビット線ＢＬをソースとして選択する。

セレクタ２１は、ソースとして選択したビット線ＢＬを、セルアレイ１０のデータ書き込み・読み出し・消去の各動作状態に応じて、選択的に書込停止判定回路２２に接続、又は接地するものである。なお、ビット線ＢＬを接地する仮想接地機能は、コラムデコーダ３側に設けるようにしてもよく、また、コラムデコーダ３とセレクタ２１とを併せて仮想接地機能を備えた１つの回路として構成することもできる。各ビット線ＢＬは、電圧が印加されるドレイン、接地されたソース、書込停止判定回路２２に接続されたソース、あるいは非接続（オープン）のいずれかに設定される。

電圧発生回路５は、コラムデコーダ３を介してドレインとして選択されたビット線ＢＬにドレイン電圧Ｖｄを、ロウデコーダ４を介して選択されたワード線ＷＬにゲート電圧Ｖｇを印加するものであり、データ書き込み動作時や消去動作時には電源電圧を超える高電圧を発生する。

センスアンプ７は、データ読み出し動作時にドレインとして選択されたビット線ＢＬから流れ出た読出電流Ｉｓｄと、基準電流発生回路６から流れ出た基準電流Ｉｒとを検出して比較する回路であって、比較結果は“０”又は“１”の１ビットデータ（Ｄｏｕｔ）として出力される。データＤｏｕｔはデータラッチ８に入力される。なお、Ｉｓｄ＜Ｉｒの場合にはＤｏｕｔ＝“０”、Ｉｓｄ＞Ｉｒの場合にはＤｏｕｔ＝“１”となる。

データラッチ８は、センスアンプ７から入力されたデータＤｏｕｔを保持し、入出力バッファ９を介してデータＤｏｕｔを外部に出力する。また、データ書き込み動作時には、入出力バッファ９は外部から入力されるデータＤｉｎを増幅してデータラッチ８に入力するとともに、データラッチ８は主制御回路２０にデータＤｉｎを送る。

書込停止判定回路２２は、データ書き込み動作時に、セレクタ２１によってソースとして選択されたビット線ＢＬに接続され、このビット線ＢＬに流れるソース電流Ｉｓ（ソースに流れる電荷量）を積算し、積算された電荷量に応じた信号をセレクタ２１及び主制御回路２０に送信する。セレクタ２１は、書込停止判定回路２２から停止信号を受けると、選択中のビット線ＢＬの接続を切り離し、非接続にする。主制御回路２０は、書込停止判定回路２２から停止信号を受けると、電圧発生回路５を制御してドレイン電圧Ｖｄの印加を解除させ、書き込み動作を停止させる。

主制御回路２０は、外部から入力された制御信号を受け、データ読み出し、書き込み、消去などの各動作時において、電圧発生回路５、基準電流発生回路６、データラッチ８、書込停止判定回路２２などの各部を統括的に制御する。なお、図示しないが、電源電圧が周辺回路の各部に供給されている。

図４（Ａ）は、セルトランジスタ１１のデータ書き込み動作を示す。フローティングゲートＦＧ２にデータが書き込まれる場合には、拡散領域１４ａがソース、拡散領域１４ｂがドレインと選択される。電圧発生回路５からコラムデコーダ３を介して拡散領域１４ｂに例えば６．０Ｖのドレイン電圧Ｖｄが印加され、拡散領域１４ａがセレクタ２１によって書込停止判定回路２２に接続されるとともに、ロウデコーダ４を介してコントロールゲートＣＧに例えば７．０Ｖのゲート電圧Ｖｇが印加される。なお、書込停止判定回路２２によって拡散領域１４ａの電位はおよそ１．０Ｖとされる。

上記ゲート電圧Ｖｇによって頂面１３ｃ付近に反転層が生じ、側面１３ａ，１３ｂを含む凸部１３の各表層に沿ってソースからドレインへ電子の通り道となるチャネルＣＨが形成される。ソースから流れ出た電子は、同図中の経路Ｒ１から２つの経路Ｒ２，Ｒ３に分岐する。経路Ｒ１は、ソースから流れ出た電子がソース・ドレイン間の電界で加速されるまでの経路である。経路Ｒ２は、ソース・ドレイン間の電界で加速された経路Ｒ１の一部の電子が、エネルギーを得て運動量の大きなホットエレクトロンとなり、第１絶縁膜１６ｂのポテンシャル障壁（３．２ｅＶ程度）を乗り越えてフローティングゲートＦＧ２に注入される経路である。経路Ｒ３は、経路Ｒ１の電子のうち、フォノンや不純物等との散乱によりエネルギーを損失し、ホットエレクトロンにならなかった電子がドレインに流れる経路である。

上記経路Ｒ２のホットエレクトロンは、その走行方向に垂直な第１絶縁膜１６ｂを通ってフローティングゲートＦＧ２に注入されるので、書込効率が高い。ここで、経路Ｒ１に流れる電流をソース電流Ｉｓ、経路Ｒ２に流れる電流を注入電流Ｉｇ、経路Ｒ３に流れる電流をドレイン電流Ｉｄと表すと、Ｉｓ＝Ｉｄ＋Ｉｇの関係となる。書込効率ηは、η＝Ｉｇ／Ｉｓと表され、ほぼ一定の値をとる。ソース電流Ｉｓは、後述するように書込停止判定回路２２で積算され、積算値が所定の電荷量となったとき、書き込み動作の停止制御が行われる。フローティングゲートＦＧ２は、このように電子が注入されることで書込み状態となる。なお、上記とは逆に、拡散領域１４ａをドレイン、拡散領域１４ｂをソースとすることで、フローティングゲートＦＧ１に書き込みを行うことができる。

図４（Ｂ）は、セルトランジスタ１１のデータ読み出し動作を示す。フローティングゲートＦＧ２に書き込まれたデータを読み出す場合には、拡散領域１４ａがドレイン、拡散領域１４ｂがソースと選択される。このとき、拡散領域１４ａに例えば１．２Ｖのドレイン電圧Ｖｄが印加され、拡散領域１４ｂがセレクタ２１によって接地されるとともに、コントロールゲートＣＧに例えば５．５Ｖのゲート電圧Ｖｇが印加される。

上記各印加電圧は、書き込み動作時とは異なり低いため、ソースから流れ出た電子は、チャネルＣＨでホットエレクトロンとなるほどのエネルギーを得ることはなく、ほぼ全てドレインへと流れる。このソース・ドレイン間に流れる読出電流Ｉｓｄは、ソース側のフローティングゲートＦＧ２の電荷量によって強く変調されるが、ドレイン側のフローティングゲートＦＧ１の電荷量による変調は小さく無視することができる。これは、フローティングゲートＦＧ１，ＦＧ２とソース，ドレインとの結合容量がそれぞれ大きいことに起因している。すなわち、ソース側のフローティングゲートＦＧ２は、ソース電位（接地電位）に結合しているので、蓄積された電子の電荷量にドレイン電流が強く変調を受けるのに対し、ドレイン側のフローティングゲートＦＧ１は、電圧が印加されたドレインに結合して電位が上昇しているためである。

従って、フローティングゲートＦＧ２に電子が蓄積されている場合には、読出電流Ｉｓｄは、変調されて、基準電流発生回路６が発生する基準電流Ｉｒより小さくなる（Ｄｏｕｔ＝“０”）。また、フローティングゲートＦＧ２に電子が蓄積されていない場合には、読出電流Ｉｓｄは基準電流Ｉｒより大きくなる（Ｄｏｕｔ＝“１”）。なお、上記とは逆に、拡散領域１４ａをソース、拡散領域１４ｂをドレインとすることで、フローティングゲートＦＧ１に書き込まれたデータを読み出すことができる。

図５は、セルトランジスタ１１のデータ消去動作を示す。消去動作時には、２つのフローティングゲートＦＧ１，ＦＧ２に蓄積された電子は同時にコントロールゲートＣＧに放出される。また、この消去動作は、ワード線ＷＬ毎に一括して同時に行われる。まず、均一な消去を行うためにフローティングゲートＦＧ１，ＦＧ２の双方にデータが書き込まれる（電子が注入される）。続いて、全てのビット線ＢＬ（すなわち拡散領域１４ａ，１４ｂ）及びシリコン基板１２は接地され、ワード線ＷＬ（すなわちコントロールゲートＣＧ）毎に電圧発生回路５から例えば１３Ｖのゲート電圧Ｖｇが印加される。なお、このゲート電圧Ｖｇはシリコン基板１２に対する相対的な電圧であってよく、例えばゲート電圧Ｖｇを６．５Ｖ、シリコン基板１２を−６．５Ｖのように正負に分割して設定してもよい。

この電圧印加によって、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとの間に介在する第２絶縁膜１７ａ，１７ｂ及び第３絶縁膜１８ａ，１８ｂに高電界がかかる。第３絶縁膜１８ａ，１８ｂの膜厚を第２絶縁膜１７ａ，１７ｂの膜厚より薄くしているので、第３絶縁膜１８ａ，１８ｂにより高い電界がかかり、フローティングゲートＦＧ１，ＦＧ２に蓄積されている電子の大部分は、ＦＮトンネリングによって第３絶縁膜１８ａ，１８ｂを通過してコントロールゲートＣＧに放出される。以上の消去動作により、フローティングゲートＦＧ１，ＦＧ２に残存する電荷が正（電子が過剰に放出された電荷状態）となるように過消去されることが好ましい。

こうして、セルトランジスタ１１は、（ＦＧ１，ＦＧ２）＝（０，０），（０，１），（１，０），（１，１）の４値（２ビット）のデータを記憶することができる。

図６は、書込停止判定回路２２の回路構成を示す。書込停止判定回路２２は、積分回路２３及び比較器２４で構成されている。積分回路２３は、演算増幅器２５と、演算増幅器２５の反転入力端子（−）と出力端子との間に並列に接続された帰還キャパシタ２６及びリセットスイッチ２７とからなる。演算増幅器２５は、反転入力端子がセレクタ２１に結線され、非反転入力端子（＋）には例えば１．０Ｖの基準電位Ｖｂが入力されている。演算増幅器２５の反転入力端子は、書き込み動作時にセレクタ２１によってソースとして選択されたビット線ＢＬに導通する。演算増幅器２５は、入力インピーダンスが非常に大きく、出力インピーダンスが非常に小さい、また、負帰還による反転入力端子と非反転入力端子とのイマジナルショートにより、反転入力端子はほぼ基準電位Ｖｂに保たれる。

帰還キャパシタ２６は、例えば２ｐＦの容量Ｃｆを持ち、書き込み動作時にソースとして選択されたビット線ＢＬから流れ出た前述のソース電流Ｉｓが流れ込んで充電される。リセットスイッチ２７は、主制御回路２０によって制御されて書き込み動作の前後に閉じられる。リセットスイッチ２７が閉じると、帰還キャパシタ２６の両端が短絡されて、蓄積された電荷が放電されるとともに、演算増幅器２５の出力電位Ｖｏｕｔ１が反転入力端子と同電位、すなわち、ほぼ基準電位Ｖｂになる。

比較器２４は、非反転入力端子（＋）に例えば０．５Ｖの参照電位Ｖｒｅｆが入力され、反転入力端子（−）には演算増幅器２５の出力電位Ｖｏｕｔ１が入力される。比較器２４は、出力電位Ｖｏｕｔ１と参照電位Ｖｒｅｆとの大小関係を随時比較判定し、出力端子から判定結果として出力電位Ｖｏｕｔ２を出力する。出力電位Ｖｏｕｔ２は、Ｖｏｕｔ１＞Ｖｒｅｆの場合にはＬｏｗレベル、Ｖｏｕｔ１＜Ｖｒｅｆの場合にはＨｉｇｈレベルとなる。この出力電位Ｖｏｕｔ２は、セレクタ２１及び主制御回路２０に入力される。

次に、図７を参照して書き込み動作時の書込停止判定回路２２の作用を説明する。セルアレイ１０から１つのセルトランジスタ１１が選択され、コントロールゲートＣＧに７．０Ｖのゲート電圧Ｖｇが印加された状態で、ドレイン電圧Ｖｄが６．０Ｖとされるとともに、リセットスイッチ（ＲＳＷ）２７がＯＮ（短絡）状態からＯＦＦ（開放）状態へと切り換えられる。これにより、フローティングゲート（ＦＧ１又はＦＧ２）へホットエレクトロン注入が開始し、フローティングゲートの蓄積電子数は、一例として図８（Ａ）に示すように書込時間とともに増加する。このとき、注入電流Ｉｇ、ソース電流Ｉｓ、書込効率ηは図８（Ｂ）に示すように書込時間とともに変化する。

書き込み開始と同時にセルトランジスタ１１から流れ出たソース電流Ｉｓは、セレクタ２１を介して書込停止判定回路２２に流れ込み、帰還キャパシタ２６の充電を開始する。書き込み開始前には、リセットスイッチ２７はＯＮ状態であるので出力電位Ｖｏｕｔ１は基準電位Ｖｂ（約１．０Ｖ）となっており、リセットスイッチ２７がＯＦＦ状態となって帰還キャパシタ２６が充電されることにより出力電位Ｖｏｕｔ１が次第に降下する。

出力電位Ｖｏｕｔ１が参照電位Ｖｒｅｆ（約０．５Ｖ）より低下すると、出力電位Ｖｏｕｔ２がＬｏｗレベルからＨｉｇｈレベルへ変化する。この出力電位Ｖｏｕｔ２のレベルの変化が停止信号となり、セレクタ２１は選択中のビット線ＢＬの接続を切り離し、主制御回路２０は電圧発生回路５を制御してドレイン電圧Ｖｄの印加を解除させ、書き込み動作を停止させる。フローティングゲートに蓄積される電子数は、ソース電流Ｉｓによって充電される帰還キャパシタ２６の電荷量に対応付けられるので、帰還キャパシタ２６の容量Ｃｆを調節することによってフローティングゲートの蓄積電子数を制御することが可能となる。容量Ｃｆが大きいほど、出力電位Ｖｏｕｔ１が参照電位Ｖｒｅｆまで低下する時間が遅くなり、フローティングゲートの蓄積電子数は増大する。

このようにして書き込みが終了した後、リセットスイッチ２７がＯＮ状態となると、帰還キャパシタ２６が放電され、出力電位Ｖｏｕｔ１が１．０Ｖに復帰し、出力電位Ｖｏｕｔ２はＬｏｗレベルとなる。以上の一連の書き込み動作が終了した後、ソースとドレインが互いに入れ替えられ、上記読み出し動作と同様な電圧条件で、書き込まれたデータのベリファイが行われ、このベリファイ結果に応じて、必要ならば上記一連の書き込み動作が再度実施される。

このように一連の書き込み動作時において、セルトランジスタ１１のソースに流れる電荷量（ソース電流Ｉｓ）が積算され、積算された電荷量が所定値になったと判定されたとき、セルトランジスタ１１への書き込み動作が停止されるので、フローティングゲートに注入される電子数は確実に制御され、書き込み後のベリファイ及び再書込み回数は少なくて済む。従って、高速書き込み及び低消費電力が実現される。

なお、書き込み動作時にドレイン電圧Ｖｄを、図９（Ａ）に示すように、間断なく長時間にわたって印加し続けるようにしてもよいが、図９（Ｂ）に示すように、パルス状に時分割して印加するようにしてもよい。同じドレイン電圧Ｖｄが印加されたとしても、同図（Ａ）の場合と同図（Ｂ）の場合とによって書込効率ηが異なり、書き込み対象のフローティングゲートに蓄積される電子数は若干異なる。これを補正するには、帰還キャパシタ２６の容量Ｃｆを適宜調節すればよい。

また、書込効率ηは、書き込み対象でないソース側に位置するフローティングゲートに電子が蓄積されているか否か、すなわち書き込み状態であるか否かによって若干の差異が存在する。書き込み前にソース側のフローティングゲートが、書き込み状態（“０”状態）である場合には書込効率ηの時間平均は１×１０^-4程度であり、消去状態（“１”状態）である場合には書込効率ηの時間平均は６×１０^-5〜７×１０^-5程度とやや小さい。従って、例えばフローティングゲートＦＧ２に書き込みを行う場合、フローティングゲートＦＧ１が“０”状態であるほうが、“１”状態の場合よりも多くの電子が蓄積される傾向にある。

この蓄積電子数の差異を補正するには、図１０に示すように、容量の異なる２つの帰還キャパシタ３０，３１を演算増幅器２５の反転入力端子と出力端子との間にスイッチ３０ａ，３１ａを介してそれぞれ並列接続すればよい。帰還キャパシタ３０の一端がスイッチ３０ａを介して反転入力端子に接続され、帰還キャパシタ３０の他端が出力端子に接続されている、同様に、帰還キャパシタ３１の一端がスイッチ３１ａを介して反転入力端子に接続され、帰還キャパシタ３１の他端が出力端子に接続されている。そこで、例えば、帰還キャパシタ３０の容量を２ｐＦ、帰還キャパシタ３１の容量をそれより小さな適切な値（書込効率ηの差に応じて決定する）に設定し、書き込み時においてソース側のフローティングゲートが、“１”状態の場合にはスイッチ３０ａをＯＮ状態にして帰還キャパシタ３０を用い、“０”状態の場合にはスイッチ３１ａをＯＮ状態にして帰還キャパシタ３１を用いればよい。

さらに、フローティングゲートＦＧ１，ＦＧ２に蓄積する電子数をそれぞれ段階的に設定すること（いわゆるＭＬＣ（Multi-Level Cell）技術）により、セルトランジスタ１１に４値を超えるデータを記憶させることが可能となる。例えば、図１１に示すように、容量の異なる４つの帰還キャパシタ４０〜４３をスイッチ４０ａ〜４３ａを介して演算増幅器２５の反転入力端子と出力端子との間に並列接続する。第１及び第２帰還キャパシタ４０，４１は、例えばフローティングゲートＦＧ２に多数（例えば１０００個程度）の電子を蓄積する場合（“Ｆｕｌｌ”状態）のものであって、書き込み時においてソース側のフローティングゲートＦＧ１が、“１”状態の場合には第１帰還キャパシタ４０が選択され、“０”状態の場合には第２帰還キャパシタ４１が選択される。また、第３及び第４帰還キャパシタ４２，４３は、フローティングゲートＦＧ２に上記“Ｆｕｌｌ”状態の半数（例えば５００個程度）の電子を蓄積する場合（“Ｈａｌｆ”状態）のものであって、書き込み時においてソース側のフローティングゲートＦＧ１が、“１”状態の場合には第３帰還キャパシタ４２が選択され、“０”状態の場合には第４帰還キャパシタ４３が選択される。

各帰還キャパシタ４０〜４３の容量は、フローティングゲートＦＧ２に蓄積すべき電子数、及びソース側のフローティングゲートＦＧ１の電子状態による影響を考慮して決定される。このようにして、フローティングゲートＦＧ１には２値、フローティングゲートＦＧ２には３値のデータが記憶される。読み出し時の電流ウィンドウを広げるために、各フローティングゲートＦＧ１，ＦＧ２は、例えば蓄積電子数が−５００個程度に過消去されていることが望ましい。

なお、ソース側のフローティングゲートＦＧ１の電子状態による影響が無視できる場合には、帰還キャパシタは、“Ｆｕｌｌ”状態と“Ｈａｌｆ”状態とに対応する２種類でよい。また、フローティングゲートＦＧ１，ＦＧ２ともに３値以上のデータを記憶させることも可能であり、帰還キャパシタを設ける数は限定されず、所望の蓄積電子数に応じた種類の帰還キャパシタを設ければよい。この場合、データ読み出し時には、特許文献３に示されるように、蓄積電子数の種類に応じて設定された複数の基準電流Ｉｒが用いられる。

上記実施形態において、セルアレイ１０に対して１つの書込停止判定回路２２を接続するようにしたが、書込停止判定回路２２を設ける数は１つに限られず、セルアレイ１０を分割し、分割されたブロック（例えば、２Ｋビットのセルアレイ）に付き１つずつ、書込停止判定回路２２及びセレクタ２１を設けるようにしてもよい。

上記実施形態において、セルトランジスタとして図２のように構成されるものを用いたが、本発明はこれに限られるものではなく、特許文献１〜３に記載された構成のセルトランジスタを用いることができる。また、セルトランジスタの構成は、２つのフローティングゲートが用いられた上記のような多値セル型には限られず、１つのフローティングゲートをコントロールゲート下に備えたいわゆるスタックトゲート型であってもよく、そのセルアレイの構成はＶＧＡ方式には限られない。

また、セルトランジスタは、非特許文献１に記載されたＡＧ−ＡＮＤ型を用いてもよいし、さらに、フローティングゲートを用いず、コントロールゲートとチャネル領域との間にＯＮＯ（Oxide-Nitride-Oxide ）層が形成され、Nitride 層に蓄積される電荷量によってデータが記憶されるものであってもよい。すなわち、セルトランジスタは、チャネル領域で加速された電荷キャリアが注入される電荷蓄積部を備え、この電荷蓄積部に蓄積される電荷量に応じてチャネル領域に流れる読出電流が変調（すなわち、閾値電圧が変調）されるものであればよい。なお、電荷キャリアは電子に限られず、ホールであってもよい。

セルアレイの構成を示す平面図である。図１のＡ−Ａ線に沿うセルトランジスタの断面図である。半導体記憶装置の電気的構成を示すブロック図である。（Ａ）は、セルトランジスタの書き込み動作を説明する図であり、（Ｂ）は、セルトランジスタの読み出し動作を説明する図である。セルトランジスタの消去動作を説明する図である。書込停止判定回路の構成を示す回路図である。書込停止判定回路の作用を説明するタイミング図である。（Ａ）は、書き込み動作時におけるフローティングゲートの蓄積電子数の時間変化を示すグラフであり、（Ｂ）は書き込み動作時における注入電流、ソース電流、及び書込効率の時間変化を示すグラフである。書き込み動作時に印加されるドレイン電圧Ｖｄの変化を示す図であり、（Ａ）は連続的に印加を行う場合の図、（Ｂ）は時分割して印加を行う場合の図である。積分回路の別の構成を示す回路図（その１）である。積分回路の別の構成を示す回路図（その２）である。従来のセルトランジスタの構造を示す断面図である。

符号の説明

１０セルアレイ
１１セルトランジスタ
１２シリコン基板
１３凸部
１４ａ，１４ｂ拡散領域
２０主制御回路
２１セレクタ
２２書込停止判定回路
２３積分回路
２４比較器
２５演算増幅器
２６帰還キャパシタ
２７リセットスイッチ
ＢＬビット線
ＷＬワード線
ＣＧコントロールゲート
ＦＧ１，ＦＧ２フローティングゲート

Claims

ビット線に接続されたソース領域及びドレイン領域、前記ビット線と交差するワード線に接続されたコントロールゲート、及び電荷蓄積部を備えたセルトランジスタが複数配列されており、前記複数のセルトランジスタのうち、書き込み対象のセルトランジスタの前記ドレイン領域及び前記コントロールゲートに所定の書き込み電圧を付与するように前記ビット線及び前記ワード線に電圧を印加することで、前記書き込み対象のセルトランジスタの前記ソース領域と前記ドレイン領域との間に流れる電荷の一部が電界によって加速されて前記電荷蓄積部に注入されることによりデータ書き込みが行われる半導体記憶装置において、
前記データ書き込み時に前記書き込み対象のセルトランジスタの前記ソース領域から前記ビット線に流れる電荷量を積算する積分回路と、この積分回路により積算された電荷量が所定値となったか否かを随時判定する比較器とにより構成され、前記積分回路により積算された電荷量が前記所定値となった場合に停止信号を出力する書込停止判定回路と、
前記書き込み対象のセルトランジスタの前記ソース領域を、前記ビット線を介して選択的に前記積分回路に接続するセレクタとを備え、
前記セレクタは、前記書込停止判定回路からの停止信号の出力に応じて、前記ビット線を前記積分回路から切り離し、前記ソース領域をオープン状態とすることを特徴とする半導体記憶装置。
前記積分回路は、反転入力端子が前記セレクタに接続され、非反転入力端子に基準電位が与えられた演算増幅器と、この演算増幅器の前記反転入力端子と出力端子との間に接続され、前記セレクタを介して前記ソース領域から流入する電荷によって充電される帰還キャパシタと、この帰還キャパシタを前記データ書き込み前後に放電させるリセットスイッチとによって構成されており、
前記比較器は、前記演算増幅器の出力端子から出力される電位を所定の電位と比較するものであることを特徴とする請求項１記載の半導体記憶装置。
前記演算増幅器の前記入力端子と出力端子との間には、容量の異なる複数の前記帰還キャパシタがそれぞれスイッチを介して並列接続されており、前記データ書き込み時に前記電荷蓄積部に蓄積すべき所望の電荷量に応じて選択されることを特徴とする請求項２記載の半導体記憶装置。
ソース領域、ドレイン領域、コントロールゲート、及び電荷蓄積部を備え、前記ソース領域と前記ドレイン領域との間に流れる電荷の一部が電界によって加速されて前記電荷蓄積部に注入されることによりデータ書き込みが行われるセルトランジスタが複数配列されてなる半導体記憶装置において、
前記データ書き込み時に前記ソース領域に流れる電荷量を積算し、積算された電荷量が所定値となったか否かを随時判定する書込停止判定回路と、この書込停止判定回路の判定結果に基づいて前記データ書き込みを停止させる制御回路とを備え、
前記書込停止判定回路は、反転入力端子が前記ソース領域に接続され、非反転入力端子に基準電位が与えられた演算増幅器と、この演算増幅器の前記反転入力端子と出力端子との間に接続され、前記ソース領域に流れる電荷によって充電される帰還キャパシタと、この帰還キャパシタを前記データ書き込み前後に放電させるリセットスイッチとによって構成された積分回路と、前記演算増幅器の出力端子から出力される電位を所定の電位と比較し、大小関係を判定する比較器とからなり、
前記演算増幅器の前記入力端子と出力端子との間には、容量の異なる複数の前記帰還キャパシタがそれぞれスイッチを介して並列接続されており、前記データ書き込み時に前記電荷蓄積部に蓄積すべき所望の電荷量に応じて選択される
ことを特徴とする半導体記憶装置。
前記電荷蓄積部は、前記ソース領域及び前記コントロールゲートに絶縁膜を介して対向する第１フローティングゲートと、前記ドレイン領域及び前記コントロールゲートに絶縁膜を介して対向する第２フローティングゲートとからなり、前記ソース領域と前記ドレイン領域とを互いに切り替えることにより、前記第１及び第２フローティングゲートのそれぞれに電荷注入を可能とすることで、前記各セルトランジスタに２値を超えるデータが書き込まれることを特徴とする請求項１ないし４いずれか記載の半導体記憶装置。