JP4498815B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、電荷注入によってデータ書き込みが行われる不揮発性の半導体記憶装置に関するものである。
近年急速に立ち上がりつつあるコンテンツ配信用途のフラッシュメモリでは、多値化によるビットコストの低減に加えて、高速書き込み及び低消費電力に対する要望が大きい。本発明者らは、電気的に孤立した一対のフローティングゲート(電荷蓄積部)を有するセルトランジスタに2ビット(4値)のデータを記憶することが可能な不揮発性の半導体記憶装置を提案している(例えば、特許文献1,2参照)。
図12は、例えば、特許文献1で開示されている半導体記憶装置のセルトランジスタの断面を示すものである。セルトランジスタ111は、一対のフローティングゲートFG1,FG2の各々に、電子が蓄積されているか否かという2つの電子状態をとることにより、4値(2ビット)のデータを表わすことができる。各フローティングゲートFG1,FG2において、電子が蓄積されている状態は書き込み状態(データ“0”)、電子が蓄積されていない状態は消去状態(データ“1”)として扱われ、その結果、セルトランジスタ111には、それらの組み合わせにより、(FG1,FG2)=(0,0),(0,1),(1,0),(1,1)の4つデータのいずれかが記憶される。
セルトランジスタ111へのデータ書き込みは、例えば、拡散領域114aをドレイン領域(以下、単にドレインと呼ぶ)として例えば5.0Vの電圧を与え、拡散領域114bをソース領域(以下、単にソースと呼ぶ)として接地し、さらに、コントロールゲートCGに例えば7.0Vの電圧を与えることで行われる。このような電圧が印加されると、シリコン基板12の凸部113の頂面113c付近に反転層が生じ、側面113a→頂面113c→側面113bの経路でソース−ドレイン間を結ぶチャネル領域が形成される。ソースから流れ出た電子の一部は、チャネル領域を進むとともに、上記の電位差で加速されて運動量の大きなホットエレクトロンとなる。このホットエレクトロンは、トンネル絶縁膜116aの持つエネルギー障壁を乗り越えてフローティングゲートFG1に注入される。なお、フローティングゲートFG2に電子を注入する場合には、拡散領域114aをソース、拡散領域114bをドレインとして同様な電圧を印加すればよい。
さらに、フローティングゲートFG1,FG2の少なくとも一方に蓄積される電荷量を3値以上に設定可能とすることで、1つのセルトランジスタに2ビット(4値)を超えるデータを記憶することも可能となる(例えば、特許文献3参照)。
上記の半導体記憶装置によれば、1つのセルトランジスタ111当り2ビット以上の多値記録を行うことができるとともに、フローティングゲートFG1(FG2)に書き込みを行う際にチャネル領域で加速された電子の進行方向には、トンネル絶縁膜116a(116b)及びフローティングゲートFG1(FG2)が配置されているので、ホットエレクトロンとなった電子は進行方向を変えずにトンネル絶縁膜116a(116b)の持つエネルギー障壁を乗り越えてフローティングゲートFG1(FG2)に進入することとなり、書き込み効率が優れ、高速書き込みを可能とする。従って、この半導体記憶装置は、上記したコンテンツ配信用途のフラッシュメモリに適したものであると言える。
ここで、コンテンツ配信用途のフラッシュメモリに適する高速書き込み及び低消費電力の立場から、次の2点がさらに要求される。第1点は、セルトランジスタの書き込み動作によって確実にフローティングゲートへの書き込みが行われるようにし、書き込み動作後の書き込みデータのベリファイ及び再書き込みの回数を減らすこと。第2点は、各書き込み動作において、不必要に大きな電流が流れることのないように書き込みを制御することである。なお、ベリファイとは書き込みデータを外部に出力することなく、内部で読み出して書き込み状態を検証することである。
ところで、非特許文献1には、アシストゲート(AG)−AND型のセルトランジスタに定電荷注入方式で書き込みを行う例が示されている。この例では、まず、ローカルビット線を形成するドレインと基板との間の接合容量Csに一定電荷を蓄積し、この蓄積電荷をセルトランジスタを通じて放電する際にソースサイドホットエレクトロン注入を行うことで書き込みを行っている。この場合、フローティングに注入される電荷の注入効率がアシストゲートの電位にあまり依存しないので、注入される電荷量のばらつき(書き込みばらつき)が抑えられると記載されている。
特願2003−001189号明細書 特開2003−224215号公報 特願2003−099556号明細書 電子情報通信学会技術研究報告,社団法人電子通信学会,2003年4月10日,第103巻,第2号,p.41−45
しかしながら、非特許文献1記載の書き込み方式を用いてもなお、高速書き込み及び低消費電力の立場から要求される上記2点を満たすことはできない。すなわち、この文献に記載されているように、書き込みの際に接合容量Csに蓄積された電荷は、ソース−ドレイン間のリーク電流、及ドレイン−基板間のリーク電流によって消失する恐れがある。従って、この書き込み方式では、書き込みの際に接合容量Csに蓄積された電荷の全てが上記ソースサイドホットエレクトロン注入に寄与する保証がなく、蓄積電荷の多くが上記リーク電流によって消失されてしまうことがある。
このため、多数回のベリファイ及び再書き込みを行うことなく、セルトランジスタの書き込み動作によって確実にフローティングゲートへの書き込みが行われるようにするためには、フローティングゲートに注入するのに必要な電荷量に比して十分に多く電荷を、接合容量Csに蓄積する必要があり、その結果、消費電力を小さくすることができない。
本発明は、上記課題を解決するためになされたものであり、電荷蓄積部への注入電荷量のばらつきを抑えることにより、高速書き込み及び低消費電力を実現する半導体記憶装置を提供することを目的とする。
本発明の半導体記憶装置は、ビット線に接続されたソース領域及びドレイン領域、前記ビット線と交差するワード線に接続されたコントロールゲート、及び電荷蓄積部を備えたセルトランジスタが複数配列されており、前記複数のセルトランジスタのうち、書き込み対象のセルトランジスタの前記ドレイン領域及び前記コントロールゲートに所定の書き込み電圧を付与するように前記ビット線及び前記ワード線に電圧を印加することで、前記書き込み対象のセルトランジスタの前記ソース領域と前記ドレイン領域との間に流れる電荷の一部が電界によって加速されて前記電荷蓄積部に注入されることによりデータ書き込みが行われる半導体記憶装置において、前記データ書き込み時に前記書き込み対象のセルトランジスタの前記ソース領域から前記ビット線に流れる電荷量を積算する積分回路とこの積分回路により積算された電荷量が所定値となったか否かを随時判定する比較器とにより構成され、前記積分回路により積算された電荷量が前記所定値となった場合に停止信号を出力する書込停止判定回路と、前記書き込み対象のセルトランジスタの前記ソース領域を、前記ビット線を介して選択的に前記積分回路に接続するセレクタとを備え、前記セレクタは、前記書込停止判定回路からの停止信号の出力に応じて、前記ビット線を前記積分回路から切り離し、前記ソース領域をオープン状態とすることを特徴とするものである。
なお、前記積分回路は、反転入力端子が前記セレクタに接続され、非反転入力端子に基準電位が与えられた演算増幅器と、この演算増幅器の前記反転入力端子と出力端子との間に接続され、前記セレクタを介して前記ソース領域から流入する電荷によって充電される帰還キャパシタと、この帰還キャパシタを前記データ書き込み前後に放電させるリセットスイッチとによって構成されており前記比較器は、前記演算増幅器の出力端子から出力される電位を所定の電位と比較するものであることが好ましい。
また、前記演算増幅器の前記入力端子と出力端子との間には、容量の異なる複数の前記帰還キャパシタがそれぞれスイッチを介して並列接続されており、前記データ書き込み時に前記電荷蓄積部に蓄積すべき所望の電荷量に応じて選択されることが好ましい。
さらに、前記電荷蓄積部は、前記ソース領域及び前記コントロールゲートに絶縁膜を介して対向する第1フローティングゲートと、前記ドレイン領域及び前記コントロールゲートに絶縁膜を介して対向する第2フローティングゲートとからなり、前記ソース領域と前記ドレイン領域とを互いに切り替えることにより、前記第1及び第2フローティングゲートのそれぞれに電荷注入を可能とすることで、前記各セルトランジスタに2値を超えるデータが書き込まれることが好ましい。
本発明の半導体記憶装置によれば、データ書き込み時にソース領域に流れる電荷量を積算し、積算された電荷量が所定値となるとデータ書き込みが停止されるので、電荷蓄積部に注入される電荷量は確実に制御され、書き込みばらつきが抑制される。これにより、データ書き込み後のベリファイ及び再書込み回数が少なくて済み、高速書き込み及び低消費電力を実現することができる。
図1において、本発明の第1の実施形態であるセルアレイ10は、コラム方向に延在する拡散領域からなる複数のビット線BLと、これに交差するようにロウ方向に延在するポリシリコンからなる複数のワード線WLとからなるVGA(Virtual Ground Array)方式で構成されている。ビット線BLとワード線WLとの交差部には他の部分から電気的に絶縁されたフローティングゲートFG1,FG2が形成されている。同図中の円で囲った領域は、セルアレイ10内に構成される複数のMOS型セルトランジスタのうちの1つのセルトランジスタ11を示している。
図2は、図1中のA−A線に沿うセルトランジスタ11の断面図を示す。p型のシリコン基板12には凸部13が形成されており、凸部13は、対向する一対の側面13a,13bと頂面13cとを備える。この凸部13を挟むようにシリコン基板12(トレンチ底部)の表層には、一対のn型の拡散領域14a,14bが形成されている。側面13a,13bの表層には、浅くn型不純物が注入されてなるn型領域15a,15bが形成されている。拡散領域14a,14bと側面13a,13bとの表面には、第1絶縁膜16a,16bがそれぞれ形成されている。また、第1絶縁膜16a,16bを介して、側面13a,13bと拡散領域14a,14bとに対向するように一対のフローティングゲート(電荷蓄積部)FG1,FG2が形成されている。なお、n型領域15a,15bは、p型基板に薄くn型不純物を注入して形成されるので、n型とはならず、中性のイントリンジック状態となる場合や、薄いp- 型となる場合がある。このような場合であっても領域15a,15bには後述するチャネル領域の一部が形成される。
フローティングゲートFG1,FG2は、アモルファスシリコン(あるいはポリシリコン)によって形成されており、導電性を備える。このフローティングゲートFG1,FG2の断面形状はほぼ四角形であり、この底面は第1絶縁膜16a,16bを介して拡散領域14a,14bに対向している。フローティングゲートFG1,FG2の上面は、第2絶縁膜17a,17bを介してコントロールゲートCGに対向しており、凸部13の頂面13cより上方に位置している。また、フローティングゲートFG1,FG2の側面は、第1絶縁膜16a,16bを介して凸部13の側面13a,13bに対向するとともに第3絶縁膜18a,18bを介してコントロールゲートCGに対向しており、もう一方の側面は、隣接するセルトランジスタが備えるフローティングゲートの側面に絶縁膜を介して対向している。
ここで、第3絶縁膜18a,18bは、第2絶縁膜17a,17bとは互いに異なるフローティングゲートFG1,FG2の面に形成されている。すなわち、第2絶縁膜17a,17bはフローティングゲートFG1,FG2の上面に形成されているのに対して、第3絶縁膜18a,18bはフローティングゲートFG1,FG2が第1絶縁膜16a,16bを介して凸部13の側面13a,13bと対向する一側面の上方に形成されている。なお、第3絶縁膜18a,18bの形成される位置はこれに限られず、例えば、フローティングゲートFG1,FG2の他の側面に設けるようにしてもよい。このように、第3絶縁膜18a,18bを第2絶縁膜17a,17bと異なる面に形成することによって、第3絶縁膜18a,18bをプロセスに依存せず、かつ第2絶縁膜17a,17bの厚さに依存しない任意の厚さで形成することができ、かつこの第3絶縁膜18a,18bのコントロールゲートCGとの対向面積も任意に選択可能となる。
コントロールゲートCGは、このようにしてフローティングゲートFG1,FG2に対向するとともに、凸部13の頂面13cに第4絶縁膜19を介して対向している。なお、第1絶縁膜16a,16bは第4絶縁膜19にそれぞれ接続されており、第2絶縁膜17a,17bは第3絶縁膜18a,18bにそれぞれ接続されており、第3絶縁膜18a,18bは第4絶縁膜19にそれぞれ接続されている。
上記の第1〜第4絶縁膜は、いずれもシリコン酸化物(SiO2 )からなるシリコン酸化膜である。第3絶縁膜18a,18bの膜厚は、第2絶縁膜17a,17bより薄く形成されている。これは、フローティングゲートFG1,FG2に蓄積された電子をコントロールゲートCGに放出してセルトランジスタ11に記憶されたデータを消去する際に、電子の大部分を第3絶縁膜18a,18bを通過させるためである。また、電気的に孤立したフローティングゲートFG1,FG2がコントロールゲートCGと基板12(拡散領域14a,14b及び側面13a,13b)とに結合する割合を示す結合比CRは、コントロールゲートCGとの対向容量CCFを基板12との対向容量CSFで割った値(CCF/CSF)で表わされる。この結合比CRが小さいほど、消去特性と読み出し特性とが良好なため、結合比CRをできるだけ小さくすることが好ましい。従って、第1〜第4絶縁膜の膜厚及び対向面積は、できるだけ結合比CRが小さくなるように設定される。
コントロールゲートCGは、アモルファスシリコン(あるいはポリシリコン)で形成されており、図1に示したセルアレイ10のワード線WLを構成する。また、拡散領域14a,14bは、ビット線BLを構成し、MOS型のセルトランジスタ11における一対のソース・ドレインとして機能するとともに、ロウ方向に隣接する2つのセルトランジスタ11によって共有されている。このソースとドレインとは相互に切り替え可能である。なお、同一のコラムに並んだセルトランジスタ11はビット線BL(拡散領域14a,14b)を共有し、同一のロウに並んだセルトランジスタ11はワード線WL(コントロールゲートCG)を共有している。
また、凸部13の側面13a,13bの表層には、n型領域15a,15bが形成されているので、コントロールゲートCGに所定の電圧が印加されて、凸部13の頂面13c付近に反転層が生じると、拡散領域14a,14bで構成されるソースとドレインとを電気的に結び、電子の通り道となるチャネル領域が凸部13の表層全体に形成される。
図3は、セルアレイ10とその周辺回路を含む半導体記憶装置の構成を示す。アドレスバッファ2、コラムデコーダ3、ロウデコーダ4、及びセレクタ21は、協働してセルアレイ10内の所望のセルトランジスタ11を選択する。アドレスバッファ2は、外部から入力されたアドレス信号を増幅する。コラムデコーダ3は、アドレスバッファ2から出力されるコラムアドレス信号Caに基づいて1つのビット線BLをドレインとして選択する。ロウデコーダ4は、アドレスバッファ2から出力されるロウアドレス信号Raに基づいてワード線WLを選択する。セレクタ21は、コラムアドレス信号Caに基づいて、ドレインとして選択されたビット線BLに隣接するいずれかのビット線BLをソースとして選択する。
セレクタ21は、ソースとして選択したビット線BLを、セルアレイ10のデータ書き込み・読み出し・消去の各動作状態に応じて、選択的に書込停止判定回路22に接続、又は接地するものである。なお、ビット線BLを接地する仮想接地機能は、コラムデコーダ3側に設けるようにしてもよく、また、コラムデコーダ3とセレクタ21とを併せて仮想接地機能を備えた1つの回路として構成することもできる。各ビット線BLは、電圧が印加されるドレイン、接地されたソース、書込停止判定回路22に接続されたソース、あるいは非接続(オープン)のいずれかに設定される。
電圧発生回路5は、コラムデコーダ3を介してドレインとして選択されたビット線BLにドレイン電圧Vdを、ロウデコーダ4を介して選択されたワード線WLにゲート電圧Vgを印加するものであり、データ書き込み動作時や消去動作時には電源電圧を超える高電圧を発生する。
センスアンプ7は、データ読み出し動作時にドレインとして選択されたビット線BLから流れ出た読出電流Isdと、基準電流発生回路6から流れ出た基準電流Irとを検出して比較する回路であって、比較結果は“0”又は“1”の1ビットデータ(Dout)として出力される。データDoutはデータラッチ8に入力される。なお、Isd<Irの場合にはDout=“0”、Isd>Irの場合にはDout=“1”となる。
データラッチ8は、センスアンプ7から入力されたデータDoutを保持し、入出力バッファ9を介してデータDoutを外部に出力する。また、データ書き込み動作時には、入出力バッファ9は外部から入力されるデータDinを増幅してデータラッチ8に入力するとともに、データラッチ8は主制御回路20にデータDinを送る。
書込停止判定回路22は、データ書き込み動作時に、セレクタ21によってソースとして選択されたビット線BLに接続され、このビット線BLに流れるソース電流Is(ソースに流れる電荷量)を積算し、積算された電荷量に応じた信号をセレクタ21及び主制御回路20に送信する。セレクタ21は、書込停止判定回路22から停止信号を受けると、選択中のビット線BLの接続を切り離し、非接続にする。主制御回路20は、書込停止判定回路22から停止信号を受けると、電圧発生回路5を制御してドレイン電圧Vdの印加を解除させ、書き込み動作を停止させる。
主制御回路20は、外部から入力された制御信号を受け、データ読み出し、書き込み、消去などの各動作時において、電圧発生回路5、基準電流発生回路6、データラッチ8、書込停止判定回路22などの各部を統括的に制御する。なお、図示しないが、電源電圧が周辺回路の各部に供給されている。
図4(A)は、セルトランジスタ11のデータ書き込み動作を示す。フローティングゲートFG2にデータが書き込まれる場合には、拡散領域14aがソース、拡散領域14bがドレインと選択される。電圧発生回路5からコラムデコーダ3を介して拡散領域14bに例えば6.0Vのドレイン電圧Vdが印加され、拡散領域14aがセレクタ21によって書込停止判定回路22に接続されるとともに、ロウデコーダ4を介してコントロールゲートCGに例えば7.0Vのゲート電圧Vgが印加される。なお、書込停止判定回路22によって拡散領域14aの電位はおよそ1.0Vとされる。
上記ゲート電圧Vgによって頂面13c付近に反転層が生じ、側面13a,13bを含む凸部13の各表層に沿ってソースからドレインへ電子の通り道となるチャネルCHが形成される。ソースから流れ出た電子は、同図中の経路R1から2つの経路R2,R3に分岐する。経路R1は、ソースから流れ出た電子がソース・ドレイン間の電界で加速されるまでの経路である。経路R2は、ソース・ドレイン間の電界で加速された経路R1の一部の電子が、エネルギーを得て運動量の大きなホットエレクトロンとなり、第1絶縁膜16bのポテンシャル障壁(3.2eV程度)を乗り越えてフローティングゲートFG2に注入される経路である。経路R3は、経路R1の電子のうち、フォノンや不純物等との散乱によりエネルギーを損失し、ホットエレクトロンにならなかった電子がドレインに流れる経路である。
上記経路R2のホットエレクトロンは、その走行方向に垂直な第1絶縁膜16bを通ってフローティングゲートFG2に注入されるので、書込効率が高い。ここで、経路R1に流れる電流をソース電流Is、経路R2に流れる電流を注入電流Ig、経路R3に流れる電流をドレイン電流Idと表すと、Is=Id+Igの関係となる。書込効率ηは、η=Ig/Isと表され、ほぼ一定の値をとる。ソース電流Isは、後述するように書込停止判定回路22で積算され、積算値が所定の電荷量となったとき、書き込み動作の停止制御が行われる。フローティングゲートFG2は、このように電子が注入されることで書込み状態となる。なお、上記とは逆に、拡散領域14aをドレイン、拡散領域14bをソースとすることで、フローティングゲートFG1に書き込みを行うことができる。
図4(B)は、セルトランジスタ11のデータ読み出し動作を示す。フローティングゲートFG2に書き込まれたデータを読み出す場合には、拡散領域14aがドレイン、拡散領域14bがソースと選択される。このとき、拡散領域14aに例えば1.2Vのドレイン電圧Vdが印加され、拡散領域14bがセレクタ21によって接地されるとともに、コントロールゲートCGに例えば5.5Vのゲート電圧Vgが印加される。
上記各印加電圧は、書き込み動作時とは異なり低いため、ソースから流れ出た電子は、チャネルCHでホットエレクトロンとなるほどのエネルギーを得ることはなく、ほぼ全てドレインへと流れる。このソース・ドレイン間に流れる読出電流Isdは、ソース側のフローティングゲートFG2の電荷量によって強く変調されるが、ドレイン側のフローティングゲートFG1の電荷量による変調は小さく無視することができる。これは、フローティングゲートFG1,FG2とソース,ドレインとの結合容量がそれぞれ大きいことに起因している。すなわち、ソース側のフローティングゲートFG2は、ソース電位(接地電位)に結合しているので、蓄積された電子の電荷量にドレイン電流が強く変調を受けるのに対し、ドレイン側のフローティングゲートFG1は、電圧が印加されたドレインに結合して電位が上昇しているためである。
従って、フローティングゲートFG2に電子が蓄積されている場合には、読出電流Isdは、変調されて、基準電流発生回路6が発生する基準電流Irより小さくなる(Dout=“0”)。また、フローティングゲートFG2に電子が蓄積されていない場合には、読出電流Isdは基準電流Irより大きくなる(Dout=“1”)。なお、上記とは逆に、拡散領域14aをソース、拡散領域14bをドレインとすることで、フローティングゲートFG1に書き込まれたデータを読み出すことができる。
図5は、セルトランジスタ11のデータ消去動作を示す。消去動作時には、2つのフローティングゲートFG1,FG2に蓄積された電子は同時にコントロールゲートCGに放出される。また、この消去動作は、ワード線WL毎に一括して同時に行われる。まず、均一な消去を行うためにフローティングゲートFG1,FG2の双方にデータが書き込まれる(電子が注入される)。続いて、全てのビット線BL(すなわち拡散領域14a,14b)及びシリコン基板12は接地され、ワード線WL(すなわちコントロールゲートCG)毎に電圧発生回路5から例えば13Vのゲート電圧Vgが印加される。なお、このゲート電圧Vgはシリコン基板12に対する相対的な電圧であってよく、例えばゲート電圧Vgを6.5V、シリコン基板12を−6.5Vのように正負に分割して設定してもよい。
この電圧印加によって、フローティングゲートFG1,FG2とコントロールゲートCGとの間に介在する第2絶縁膜17a,17b及び第3絶縁膜18a,18bに高電界がかかる。第3絶縁膜18a,18bの膜厚を第2絶縁膜17a,17bの膜厚より薄くしているので、第3絶縁膜18a,18bにより高い電界がかかり、フローティングゲートFG1,FG2に蓄積されている電子の大部分は、FNトンネリングによって第3絶縁膜18a,18bを通過してコントロールゲートCGに放出される。以上の消去動作により、フローティングゲートFG1,FG2に残存する電荷が正(電子が過剰に放出された電荷状態)となるように過消去されることが好ましい。
こうして、セルトランジスタ11は、(FG1,FG2)=(0,0),(0,1),(1,0),(1,1)の4値(2ビット)のデータを記憶することができる。
図6は、書込停止判定回路22の回路構成を示す。書込停止判定回路22は、積分回路23及び比較器24で構成されている。積分回路23は、演算増幅器25と、演算増幅器25の反転入力端子(−)と出力端子との間に並列に接続された帰還キャパシタ26及びリセットスイッチ27とからなる。演算増幅器25は、反転入力端子がセレクタ21に結線され、非反転入力端子(+)には例えば1.0Vの基準電位Vbが入力されている。演算増幅器25の反転入力端子は、書き込み動作時にセレクタ21によってソースとして選択されたビット線BLに導通する。演算増幅器25は、入力インピーダンスが非常に大きく、出力インピーダンスが非常に小さい、また、負帰還による反転入力端子と非反転入力端子とのイマジナルショートにより、反転入力端子はほぼ基準電位Vbに保たれる。
帰還キャパシタ26は、例えば2pFの容量Cfを持ち、書き込み動作時にソースとして選択されたビット線BLから流れ出た前述のソース電流Isが流れ込んで充電される。リセットスイッチ27は、主制御回路20によって制御されて書き込み動作の前後に閉じられる。リセットスイッチ27が閉じると、帰還キャパシタ26の両端が短絡されて、蓄積された電荷が放電されるとともに、演算増幅器25の出力電位Vout1が反転入力端子と同電位、すなわち、ほぼ基準電位Vbになる。
比較器24は、非反転入力端子(+)に例えば0.5Vの参照電位Vrefが入力され、反転入力端子(−)には演算増幅器25の出力電位Vout1が入力される。比較器24は、出力電位Vout1と参照電位Vrefとの大小関係を随時比較判定し、出力端子から判定結果として出力電位Vout2を出力する。出力電位Vout2は、Vout1>Vrefの場合にはLowレベル、Vout1<Vrefの場合にはHighレベルとなる。この出力電位Vout2は、セレクタ21及び主制御回路20に入力される。
次に、図7を参照して書き込み動作時の書込停止判定回路22の作用を説明する。セルアレイ10から1つのセルトランジスタ11が選択され、コントロールゲートCGに7.0Vのゲート電圧Vgが印加された状態で、ドレイン電圧Vdが6.0Vとされるとともに、リセットスイッチ(RSW)27がON(短絡)状態からOFF(開放)状態へと切り換えられる。これにより、フローティングゲート(FG1又はFG2)へホットエレクトロン注入が開始し、フローティングゲートの蓄積電子数は、一例として図8(A)に示すように書込時間とともに増加する。このとき、注入電流Ig、ソース電流Is、書込効率ηは図8(B)に示すように書込時間とともに変化する。
書き込み開始と同時にセルトランジスタ11から流れ出たソース電流Isは、セレクタ21を介して書込停止判定回路22に流れ込み、帰還キャパシタ26の充電を開始する。書き込み開始前には、リセットスイッチ27はON状態であるので出力電位Vout1は基準電位Vb(約1.0V)となっており、リセットスイッチ27がOFF状態となって帰還キャパシタ26が充電されることにより出力電位Vout1が次第に降下する。
出力電位Vout1が参照電位Vref(約0.5V)より低下すると、出力電位Vout2がLowレベルからHighレベルへ変化する。この出力電位Vout2のレベルの変化が停止信号となり、セレクタ21は選択中のビット線BLの接続を切り離し、主制御回路20は電圧発生回路5を制御してドレイン電圧Vdの印加を解除させ、書き込み動作を停止させる。フローティングゲートに蓄積される電子数は、ソース電流Isによって充電される帰還キャパシタ26の電荷量に対応付けられるので、帰還キャパシタ26の容量Cfを調節することによってフローティングゲートの蓄積電子数を制御することが可能となる。容量Cfが大きいほど、出力電位Vout1が参照電位Vrefまで低下する時間が遅くなり、フローティングゲートの蓄積電子数は増大する。
このようにして書き込みが終了した後、リセットスイッチ27がON状態となると、帰還キャパシタ26が放電され、出力電位Vout1が1.0Vに復帰し、出力電位Vout2はLowレベルとなる。以上の一連の書き込み動作が終了した後、ソースとドレインが互いに入れ替えられ、上記読み出し動作と同様な電圧条件で、書き込まれたデータのベリファイが行われ、このベリファイ結果に応じて、必要ならば上記一連の書き込み動作が再度実施される。
このように一連の書き込み動作時において、セルトランジスタ11のソースに流れる電荷量(ソース電流Is)が積算され、積算された電荷量が所定値になったと判定されたとき、セルトランジスタ11への書き込み動作が停止されるので、フローティングゲートに注入される電子数は確実に制御され、書き込み後のベリファイ及び再書込み回数は少なくて済む。従って、高速書き込み及び低消費電力が実現される。
なお、書き込み動作時にドレイン電圧Vdを、図9(A)に示すように、間断なく長時間にわたって印加し続けるようにしてもよいが、図9(B)に示すように、パルス状に時分割して印加するようにしてもよい。同じドレイン電圧Vdが印加されたとしても、同図(A)の場合と同図(B)の場合とによって書込効率ηが異なり、書き込み対象のフローティングゲートに蓄積される電子数は若干異なる。これを補正するには、帰還キャパシタ26の容量Cfを適宜調節すればよい。
また、書込効率ηは、書き込み対象でないソース側に位置するフローティングゲートに電子が蓄積されているか否か、すなわち書き込み状態であるか否かによって若干の差異が存在する。書き込み前にソース側のフローティングゲートが、書き込み状態(“0”状態)である場合には書込効率ηの時間平均は1×10-4程度であり、消去状態(“1”状態)である場合には書込効率ηの時間平均は6×10-5〜7×10-5程度とやや小さい。従って、例えばフローティングゲートFG2に書き込みを行う場合、フローティングゲートFG1が“0”状態であるほうが、“1”状態の場合よりも多くの電子が蓄積される傾向にある。
この蓄積電子数の差異を補正するには、図10に示すように、容量の異なる2つの帰還キャパシタ30,31を演算増幅器25の反転入力端子と出力端子との間にスイッチ30a,31aを介してそれぞれ並列接続すればよい。帰還キャパシタ30の一端がスイッチ30aを介して反転入力端子に接続され、帰還キャパシタ30の他端が出力端子に接続されている、同様に、帰還キャパシタ31の一端がスイッチ31aを介して反転入力端子に接続され、帰還キャパシタ31の他端が出力端子に接続されている。そこで、例えば、帰還キャパシタ30の容量を2pF、帰還キャパシタ31の容量をそれより小さな適切な値(書込効率ηの差に応じて決定する)に設定し、書き込み時においてソース側のフローティングゲートが、“1”状態の場合にはスイッチ30aをON状態にして帰還キャパシタ30を用い、“0”状態の場合にはスイッチ31aをON状態にして帰還キャパシタ31を用いればよい。
さらに、フローティングゲートFG1,FG2に蓄積する電子数をそれぞれ段階的に設定すること(いわゆるMLC(Multi-Level Cell)技術)により、セルトランジスタ11に4値を超えるデータを記憶させることが可能となる。例えば、図11に示すように、容量の異なる4つの帰還キャパシタ40〜43をスイッチ40a〜43aを介して演算増幅器25の反転入力端子と出力端子との間に並列接続する。第1及び第2帰還キャパシタ40,41は、例えばフローティングゲートFG2に多数(例えば1000個程度)の電子を蓄積する場合(“Full”状態)のものであって、書き込み時においてソース側のフローティングゲートFG1が、“1”状態の場合には第1帰還キャパシタ40が選択され、“0”状態の場合には第2帰還キャパシタ41が選択される。また、第3及び第4帰還キャパシタ42,43は、フローティングゲートFG2に上記“Full”状態の半数(例えば500個程度)の電子を蓄積する場合(“Half”状態)のものであって、書き込み時においてソース側のフローティングゲートFG1が、“1”状態の場合には第3帰還キャパシタ42が選択され、“0”状態の場合には第4帰還キャパシタ43が選択される。
各帰還キャパシタ40〜43の容量は、フローティングゲートFG2に蓄積すべき電子数、及びソース側のフローティングゲートFG1の電子状態による影響を考慮して決定される。このようにして、フローティングゲートFG1には2値、フローティングゲートFG2には3値のデータが記憶される。読み出し時の電流ウィンドウを広げるために、各フローティングゲートFG1,FG2は、例えば蓄積電子数が−500個程度に過消去されていることが望ましい。
なお、ソース側のフローティングゲートFG1の電子状態による影響が無視できる場合には、帰還キャパシタは、“Full”状態と“Half”状態とに対応する2種類でよい。また、フローティングゲートFG1,FG2ともに3値以上のデータを記憶させることも可能であり、帰還キャパシタを設ける数は限定されず、所望の蓄積電子数に応じた種類の帰還キャパシタを設ければよい。この場合、データ読み出し時には、特許文献3に示されるように、蓄積電子数の種類に応じて設定された複数の基準電流Irが用いられる。
上記実施形態において、セルアレイ10に対して1つの書込停止判定回路22を接続するようにしたが、書込停止判定回路22を設ける数は1つに限られず、セルアレイ10を分割し、分割されたブロック(例えば、2Kビットのセルアレイ)に付き1つずつ、書込停止判定回路22及びセレクタ21を設けるようにしてもよい。
上記実施形態において、セルトランジスタとして図2のように構成されるものを用いたが、本発明はこれに限られるものではなく、特許文献1〜3に記載された構成のセルトランジスタを用いることができる。また、セルトランジスタの構成は、2つのフローティングゲートが用いられた上記のような多値セル型には限られず、1つのフローティングゲートをコントロールゲート下に備えたいわゆるスタックトゲート型であってもよく、そのセルアレイの構成はVGA方式には限られない。
また、セルトランジスタは、非特許文献1に記載されたAG−AND型を用いてもよいし、さらに、フローティングゲートを用いず、コントロールゲートとチャネル領域との間にONO(Oxide-Nitride-Oxide )層が形成され、Nitride 層に蓄積される電荷量によってデータが記憶されるものであってもよい。すなわち、セルトランジスタは、チャネル領域で加速された電荷キャリアが注入される電荷蓄積部を備え、この電荷蓄積部に蓄積される電荷量に応じてチャネル領域に流れる読出電流が変調(すなわち、閾値電圧が変調)されるものであればよい。なお、電荷キャリアは電子に限られず、ホールであってもよい。
セルアレイの構成を示す平面図である。 図1のA−A線に沿うセルトランジスタの断面図である。 半導体記憶装置の電気的構成を示すブロック図である。 (A)は、セルトランジスタの書き込み動作を説明する図であり、(B)は、セルトランジスタの読み出し動作を説明する図である。 セルトランジスタの消去動作を説明する図である。 書込停止判定回路の構成を示す回路図である。 書込停止判定回路の作用を説明するタイミング図である。 (A)は、書き込み動作時におけるフローティングゲートの蓄積電子数の時間変化を示すグラフであり、(B)は書き込み動作時における注入電流、ソース電流、及び書込効率の時間変化を示すグラフである。 書き込み動作時に印加されるドレイン電圧Vdの変化を示す図であり、(A)は連続的に印加を行う場合の図、(B)は時分割して印加を行う場合の図である。 積分回路の別の構成を示す回路図(その1)である。 積分回路の別の構成を示す回路図(その2)である。 従来のセルトランジスタの構造を示す断面図である。
符号の説明
10 セルアレイ
11 セルトランジスタ
12 シリコン基板
13 凸部
14a,14b 拡散領域
20 主制御回路
21 セレクタ
22 書込停止判定回路
23 積分回路
24 比較器
25 演算増幅器
26 帰還キャパシタ
27 リセットスイッチ
BL ビット線
WL ワード線
CG コントロールゲート
FG1,FG2 フローティングゲート

Claims (5)

  1. ビット線に接続されたソース領域及びドレイン領域、前記ビット線と交差するワード線に接続されたコントロールゲート、及び電荷蓄積部を備えたセルトランジスタが複数配列されており、前記複数のセルトランジスタのうち、書き込み対象のセルトランジスタの前記ドレイン領域及び前記コントロールゲートに所定の書き込み電圧を付与するように前記ビット線及び前記ワード線に電圧を印加することで、前記書き込み対象のセルトランジスタの前記ソース領域と前記ドレイン領域との間に流れる電荷の一部が電界によって加速されて前記電荷蓄積部に注入されることによりデータ書き込みが行われる半導体記憶装置において、
    前記データ書き込み時に前記書き込み対象のセルトランジスタの前記ソース領域から前記ビット線に流れる電荷量を積算する積分回路とこの積分回路により積算された電荷量が所定値となったか否かを随時判定する比較器とにより構成され、前記積分回路により積算された電荷量が前記所定値となった場合に停止信号を出力する書込停止判定回路と、
    前記書き込み対象のセルトランジスタの前記ソース領域を、前記ビット線を介して選択的に前記積分回路に接続するセレクタとを備え、
    前記セレクタは、前記書込停止判定回路からの停止信号の出力に応じて、前記ビット線を前記積分回路から切り離し、前記ソース領域をオープン状態とすることを特徴とする半導体記憶装置。
  2. 前記積分回路は、反転入力端子が前記セレクタに接続され、非反転入力端子に基準電位が与えられた演算増幅器と、この演算増幅器の前記反転入力端子と出力端子との間に接続され、前記セレクタを介して前記ソース領域から流入する電荷によって充電される帰還キャパシタと、この帰還キャパシタを前記データ書き込み前後に放電させるリセットスイッチとによって構成されており
    前記比較器は、前記演算増幅器の出力端子から出力される電位を所定の電位と比較するものであることを特徴とする請求項1記載の半導体記憶装置。
  3. 前記演算増幅器の前記入力端子と出力端子との間には、容量の異なる複数の前記帰還キャパシタがそれぞれスイッチを介して並列接続されており、前記データ書き込み時に前記電荷蓄積部に蓄積すべき所望の電荷量に応じて選択されることを特徴とする請求項2記載の半導体記憶装置。
  4. ソース領域、ドレイン領域、コントロールゲート、及び電荷蓄積部を備え、前記ソース領域と前記ドレイン領域との間に流れる電荷の一部が電界によって加速されて前記電荷蓄積部に注入されることによりデータ書き込みが行われるセルトランジスタが複数配列されてなる半導体記憶装置において、
    前記データ書き込み時に前記ソース領域に流れる電荷量を積算し、積算された電荷量が所定値となったか否かを随時判定する書込停止判定回路と、この書込停止判定回路の判定結果に基づいて前記データ書き込みを停止させる制御回路とを備え、
    前記書込停止判定回路は、反転入力端子が前記ソース領域に接続され、非反転入力端子に基準電位が与えられた演算増幅器と、この演算増幅器の前記反転入力端子と出力端子との間に接続され、前記ソース領域に流れる電荷によって充電される帰還キャパシタと、この帰還キャパシタを前記データ書き込み前後に放電させるリセットスイッチとによって構成された積分回路と、前記演算増幅器の出力端子から出力される電位を所定の電位と比較し、大小関係を判定する比較器とからなり、
    前記演算増幅器の前記入力端子と出力端子との間には、容量の異なる複数の前記帰還キャパシタがそれぞれスイッチを介して並列接続されており、前記データ書き込み時に前記電荷蓄積部に蓄積すべき所望の電荷量に応じて選択される
    ことを特徴とする半導体記憶装置。
  5. 前記電荷蓄積部は、前記ソース領域及び前記コントロールゲートに絶縁膜を介して対向する第1フローティングゲートと、前記ドレイン領域及び前記コントロールゲートに絶縁膜を介して対向する第2フローティングゲートとからなり、前記ソース領域と前記ドレイン領域とを互いに切り替えることにより、前記第1及び第2フローティングゲートのそれぞれに電荷注入を可能とすることで、前記各セルトランジスタに2値を超えるデータが書き込まれることを特徴とする請求項1ないしいずれか記載の半導体記憶装置。
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