JP2005317156A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 データ書き込み時に、セレクタ21は、ソースとして選択したビット線BLを書込停止判定回路22に接続する。ゲート電圧Vg及びドレイン電圧Vdが印加されると、ソース電流Isが書込停止判定回路22に流れ込み、積分回路23はスイッチ27を開放してこれを積算する。帰還キャパシタ26がソース電流Isで充電されると、演算増幅器25の出力電位Vout1は基準電位Vbから次第に降下する。比較器24は、出力電位Vout1と参照電位Vrefとの大小関係を随時比較判定し、出力電圧Vout2をセレクタ21及び主制御回路に入力する。出力電位Vout1が参照電位Vrefになると、ソースが書込停止判定回路22から切り離され、ドレイン電圧Vdが解除されて書き込みが停止する。
【選択図】 図6
Description
11 セルトランジスタ
12 シリコン基板
13 凸部
14a,14b 拡散領域
20 主制御回路
21 セレクタ
22 書込停止判定回路
23 積分回路
24 比較器
25 演算増幅器
26 帰還キャパシタ
27 リセットスイッチ
BL ビット線
WL ワード線
CG コントロールゲート
FG1,FG2 フローティングゲート
Claims (4)
- ソース領域、ドレイン領域、コントロールゲート、及び電荷蓄積部を備え、前記ソース領域と前記ドレイン領域との間に流れる電荷の一部が電界によって加速されて前記電荷蓄積部に注入されることによりデータ書き込みが行われるセルトランジスタが複数配列されてなる半導体記憶装置において、
前記データ書き込み時に前記ソース領域に流れる電荷量を積算し、積算された電荷量が所定値となったか否かを随時判定する書込停止判定回路と、この書込停止判定回路の判定結果に基づいて前記データ書き込みを停止させる制御回路とを設けたことを特徴とする半導体記憶装置。 - 前記書込停止判定回路は、反転入力端子が前記ソース領域に接続され、非反転入力端子に基準電位が与えられた演算増幅器と、この演算増幅器の前記反転入力端子と出力端子との間に接続され、前記ソース領域に流れる電荷によって充電される帰還キャパシタと、この帰還キャパシタを前記データ書き込み前後に放電させるリセットスイッチとによって構成された積分回路と、
前記演算増幅器の出力端子から出力される電位を所定の電位と比較し、大小関係を判定する比較器とからなることを特徴とする請求項1記載の半導体記憶装置。 - 前記演算増幅器の前記入力端子と出力端子との間には、容量の異なる複数の前記帰還キャパシタがそれぞれスイッチを介して並列接続されており、前記データ書き込み時に前記電荷蓄積部に蓄積すべき所望の電荷量に応じて選択されることを特徴とする請求項2記載の半導体記憶装置。
- 前記電荷蓄積部は、前記ソース領域及び前記コントロールゲートに絶縁膜を介して対向する第1フローティングゲートと、前記ドレイン領域及び前記コントロールゲートに絶縁膜を介して対向する第2フローティングゲートとからなり、前記ソース領域と前記ドレイン領域とを互いに切り替えることにより、前記第1及び第2フローティングゲートのそれぞれに電荷注入を可能とすることで、前記各セルトランジスタに2値を超えるデータが書き込まれることを特徴とする請求項1ないし3いずれか記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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---|---|---|---|---|
JPS62165281A (ja) * | 1986-01-17 | 1987-07-21 | Hitachi Ltd | 積分回路 |
JPH10233095A (ja) * | 1996-12-17 | 1998-09-02 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ |
JP2003224215A (ja) * | 2001-11-22 | 2003-08-08 | Innotech Corp | トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法 |
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2004
- 2004-04-30 JP JP2004136170A patent/JP4498815B2/ja not_active Expired - Fee Related
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