JPH0691381B2 - 増幅回路 - Google Patents
増幅回路Info
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- JPH0691381B2 JPH0691381B2 JP60292678A JP29267885A JPH0691381B2 JP H0691381 B2 JPH0691381 B2 JP H0691381B2 JP 60292678 A JP60292678 A JP 60292678A JP 29267885 A JP29267885 A JP 29267885A JP H0691381 B2 JPH0691381 B2 JP H0691381B2
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- JP
- Japan
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- offset
- voltage
- circuit
- amplifier
- operational amplifier
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は増幅回路に係り、例えば電圧−周波数変換器
（以下Ｖ−Ｆコンバータとも称する）に適用して有効な
技術に関する。
（以下Ｖ−Ｆコンバータとも称する）に適用して有効な
技術に関する。
〔背景技術〕 本発明者は、被計測電圧量を周波数に変換する電圧−周
波数変換回路を検討した。この電圧−周波数変換回路
は、積分用容量と演算増幅回路のような増幅器とから成
る積分回路と、斯る積分回路の出力レベルを判別するレ
ベル判別回路とを含む。ここで、増幅器は、必ずしも理
想的なものでなく、実際上は無視し得ないオフセットを
もつ。増幅器がオフセットをもつ場合、それに応じて変
換精度が低下する。そこで、増幅器がオフセットをもっ
ているにかかわらず、見掛け上オフセットが無いように
するため、増幅器のオフセット量を計測し、その計測結
果に基づいて斯る増幅器に逆方向のオフセット信号を与
えることを検討した。その場合、斯る電圧−周波数変換
回路に適用される増幅回路のオフセットキャンセルが計
測動作開始前に行われるだけでは、電源電圧や温度変化
によってオフセット電圧が経時的に変動すると、それに
よって計測誤差を生じてしまう点がみいだされた。しか
しながら、この電圧−周波数変換回路を例えば、水道メ
ータ、電力メータ等として使用した場合、その性質上、
計測動作を中断して再度オフセットキャンセルを行うこ
とはできない。
波数変換回路を検討した。この電圧−周波数変換回路
は、積分用容量と演算増幅回路のような増幅器とから成
る積分回路と、斯る積分回路の出力レベルを判別するレ
ベル判別回路とを含む。ここで、増幅器は、必ずしも理
想的なものでなく、実際上は無視し得ないオフセットを
もつ。増幅器がオフセットをもつ場合、それに応じて変
換精度が低下する。そこで、増幅器がオフセットをもっ
ているにかかわらず、見掛け上オフセットが無いように
するため、増幅器のオフセット量を計測し、その計測結
果に基づいて斯る増幅器に逆方向のオフセット信号を与
えることを検討した。その場合、斯る電圧−周波数変換
回路に適用される増幅回路のオフセットキャンセルが計
測動作開始前に行われるだけでは、電源電圧や温度変化
によってオフセット電圧が経時的に変動すると、それに
よって計測誤差を生じてしまう点がみいだされた。しか
しながら、この電圧−周波数変換回路を例えば、水道メ
ータ、電力メータ等として使用した場合、その性質上、
計測動作を中断して再度オフセットキャンセルを行うこ
とはできない。
なお、積分回路のオフセットキャンセルについて記載さ
れた文献の例としては、昭和56年６月30日朝倉書店発行
の「集積回路応用ハンドブック」P217乃至P221がある。
れた文献の例としては、昭和56年６月30日朝倉書店発行
の「集積回路応用ハンドブック」P217乃至P221がある。
本発明の目的は実質的に通常の回路動作を中断すること
なくオフセットキャンセルを行うことができる増幅回路
を提供することにある。
なくオフセットキャンセルを行うことができる増幅回路
を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書及び添付図面から明らかになるであろう。
明細書及び添付図面から明らかになるであろう。
本願において開示された発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、第１、第２の差動増幅器を設け、一方の差動
増幅器が通常の回路動作のために利用されているとき他
方の差動増幅器のオフセットキャンセルを行うことによ
り、通常の回路動作を実質的に中断することなくオフセ
ットキャンセル動作を可能とするものである。
増幅器が通常の回路動作のために利用されているとき他
方の差動増幅器のオフセットキャンセルを行うことによ
り、通常の回路動作を実質的に中断することなくオフセ
ットキャンセル動作を可能とするものである。
第１図は本発明に係る積分回路の一実施例を示す回路図
である。同図に示される回路は電力メータに適用された
ものである。特に制限されないが、図示の回路は、公知
のCMOS集積回路技術によって、その全体が１つの半導体
基板上に形成される。それ故に、図示の回路において機
械式スイッチのように表示されたスイッチは、実質上MO
SFETから構成される。
である。同図に示される回路は電力メータに適用された
ものである。特に制限されないが、図示の回路は、公知
のCMOS集積回路技術によって、その全体が１つの半導体
基板上に形成される。それ故に、図示の回路において機
械式スイッチのように表示されたスイッチは、実質上MO
SFETから構成される。
同図においてSW1は入力スイッチであり、消費電流に比
例した入力電圧＋Eiと−Eiとを受け、データ処理部LCか
らの制御信号φ1に基づいて上記入力電圧＋Eiと−Eiと
が交互に入力されるようにスイッチ制御される。
例した入力電圧＋Eiと−Eiとを受け、データ処理部LCか
らの制御信号φ1に基づいて上記入力電圧＋Eiと−Eiと
が交互に入力されるようにスイッチ制御される。
同図においてAmp1及びAmp2はオペアンプであり、夫々の
−入力端子は切換スイッチSW2を介して交互に上記入力
スイッチSW1からの入力電圧を受けるようになっている
と共に、切換スイッチSW3を介して交互に接地端子に接
続可能になっている。両切換スイッチSW2及びSW3は制御
回路CONからの制御信号φ2に基づいて逆位相で、言い換
えるなら、一方のオペアンプの−入力端子が入力電圧を
受けるとき他方のオペアンプの−入力端子は接地端子に
接続されるというようにスイッチ制御される。オペアン
プAmp1及びAmp2の出力端子は、上記同様に制御信号φ2
によつて逆位相で夫々スイッチ制御される切換スイッチ
SW4及びSW5の入力端子に結合される。したがって、各切
換スイッチSW2乃至SW5が図の実線で示される位置を採る
とき、切換スイッチSW2及びSW4の入力端子及び出力端子
はオペアンプAmp1の入出力端子に接続され、切換スイッ
チSW3及びSW5の入力端子及び出力端子はオペアンプAmp2
の入出力端子に接続される。また、それとは逆に各切換
スイッチSW2乃至SW5が図の破線で示される位置を採ると
き、切換スイッチSW2及びSW4の入力端子及び出力端子は
オペアンプAmp2の入出力端子に接続され、切換スイッチ
SW3及びSW5の入力端子及び出力端子はオペアンプAmp1の
入出力端子に接続される。
−入力端子は切換スイッチSW2を介して交互に上記入力
スイッチSW1からの入力電圧を受けるようになっている
と共に、切換スイッチSW3を介して交互に接地端子に接
続可能になっている。両切換スイッチSW2及びSW3は制御
回路CONからの制御信号φ2に基づいて逆位相で、言い換
えるなら、一方のオペアンプの−入力端子が入力電圧を
受けるとき他方のオペアンプの−入力端子は接地端子に
接続されるというようにスイッチ制御される。オペアン
プAmp1及びAmp2の出力端子は、上記同様に制御信号φ2
によつて逆位相で夫々スイッチ制御される切換スイッチ
SW4及びSW5の入力端子に結合される。したがって、各切
換スイッチSW2乃至SW5が図の実線で示される位置を採る
とき、切換スイッチSW2及びSW4の入力端子及び出力端子
はオペアンプAmp1の入出力端子に接続され、切換スイッ
チSW3及びSW5の入力端子及び出力端子はオペアンプAmp2
の入出力端子に接続される。また、それとは逆に各切換
スイッチSW2乃至SW5が図の破線で示される位置を採ると
き、切換スイッチSW2及びSW4の入力端子及び出力端子は
オペアンプAmp2の入出力端子に接続され、切換スイッチ
SW3及びSW5の入力端子及び出力端子はオペアンプAmp1の
入出力端子に接続される。
上記切換スイッチSW2の入力端子と切換スイッチSW4の出
力端子との間には、蓄積容量C1が結合され、その蓄積容
量C1にはデータ処理部LCからの制御信号φ3に基づいて
スイッチ制御されるリセットスイッチSW6が並列接続さ
れる。斯る蓄積容量C1には、交互にそれと並列接続され
るオペアンプAmp1,Amp2を介し、上記リセットスイッチS
W6のオフ期間中に、抵抗R1と蓄積容量C1によって決る時
定数に従って入力電圧＋Ei,−Eiの極性に応じた電荷が
積分されて蓄積される。
力端子との間には、蓄積容量C1が結合され、その蓄積容
量C1にはデータ処理部LCからの制御信号φ3に基づいて
スイッチ制御されるリセットスイッチSW6が並列接続さ
れる。斯る蓄積容量C1には、交互にそれと並列接続され
るオペアンプAmp1,Amp2を介し、上記リセットスイッチS
W6のオフ期間中に、抵抗R1と蓄積容量C1によって決る時
定数に従って入力電圧＋Ei,−Eiの極性に応じた電荷が
積分されて蓄積される。
上記切換スイッチSW4の出力端子は、基準電圧＋Vrefと
−Vrefとがそれぞれ参照電位として供給される一対のコ
ンパレータCom1及びCom2の入力端子に結合される。各コ
ンパレータCom1及びCom2は、入力電圧が参照電位と一致
したとき夫々能動信号を出力する。コンパレータCom1及
びCom2の出力端子は夫々セット・リセット型フリップフ
ロップ回路FFのセット端子Ｓ及びリセット端子Ｒに結合
され、そのフリップフロップ回路FFの出力端子Ｑは前記
データ処理部LCの入力端子に結合される。
−Vrefとがそれぞれ参照電位として供給される一対のコ
ンパレータCom1及びCom2の入力端子に結合される。各コ
ンパレータCom1及びCom2は、入力電圧が参照電位と一致
したとき夫々能動信号を出力する。コンパレータCom1及
びCom2の出力端子は夫々セット・リセット型フリップフ
ロップ回路FFのセット端子Ｓ及びリセット端子Ｒに結合
され、そのフリップフロップ回路FFの出力端子Ｑは前記
データ処理部LCの入力端子に結合される。
上記コンパレータCom1及びCom2はノードN1における積分
電圧を受けることになり、その積分電圧が＋極性の場
合、当該積分電圧が基準電圧＋Vrefに一致したときフリ
ップフロップ回路FFがセット状態にされ、それによって
フリップフロップ回路FFからハイレベルの信号がデータ
処理部LCに供給される。このとき、データ処理部LCから
の制御信号φ3によってリセットスイッチSW6が閉じら
れ、蓄積容量C1における蓄積電荷が放電され、その後再
びリセットスイッチSW6がオフ状態にされる。次に入力
スイッチSW1が反転されてノードN1における積分電圧が
−極性にされると、当該積分電圧が基準電圧−Vrefに一
致したときにフリップフロップ回路FFがリセット状態に
され、それによってフリップフロップ回路FFからの出力
信号がロウレベルに反転されてデータ処理部LCに供給さ
れる。このとき、上記同様データ処理部LCからの制御信
号φ3によってリセットスイッチSW6が閉じられ、蓄積容
量C1における蓄積電荷が放電され、その後再びリセット
スイッチSW6がオフ状態にされる。このような積分動作
が順次繰り返されるとき、データ処理部LCは、入力電力
値に比例した周波数を有するパルス列を発生することに
なる。このパルス列の周波数を検出し、それに基づいて
電力値の計測処理などを行う。
電圧を受けることになり、その積分電圧が＋極性の場
合、当該積分電圧が基準電圧＋Vrefに一致したときフリ
ップフロップ回路FFがセット状態にされ、それによって
フリップフロップ回路FFからハイレベルの信号がデータ
処理部LCに供給される。このとき、データ処理部LCから
の制御信号φ3によってリセットスイッチSW6が閉じら
れ、蓄積容量C1における蓄積電荷が放電され、その後再
びリセットスイッチSW6がオフ状態にされる。次に入力
スイッチSW1が反転されてノードN1における積分電圧が
−極性にされると、当該積分電圧が基準電圧−Vrefに一
致したときにフリップフロップ回路FFがリセット状態に
され、それによってフリップフロップ回路FFからの出力
信号がロウレベルに反転されてデータ処理部LCに供給さ
れる。このとき、上記同様データ処理部LCからの制御信
号φ3によってリセットスイッチSW6が閉じられ、蓄積容
量C1における蓄積電荷が放電され、その後再びリセット
スイッチSW6がオフ状態にされる。このような積分動作
が順次繰り返されるとき、データ処理部LCは、入力電力
値に比例した周波数を有するパルス列を発生することに
なる。このパルス列の周波数を検出し、それに基づいて
電力値の計測処理などを行う。
上記積分動作において制御回路CONに供給されるクロッ
ク信号CLKの制御により制御信号φ2のレベルを変化さ
せ、それによって、上記切換スイッチSW2乃至SW5を反転
切換動作させる。したがって、上記積分動作に関与する
オペアンプは、クロック信号CLKによって一定時間毎に
オペアンプAmp1とAmp2との間で交互に切換られる。ま
た、特に制限はないが、アンプの切換タイミングとし
て、リセットスイッチSW6を開閉するための制御信号φ3
に同期した制御信号φ4がデータ処理部LCから制御回路C
ONに供給される。制御回路CONは、クロック信号CLKによ
るアンプ切換命令を受け付けた直後に入力した制御信号
φ4に基づきリセットスイッチSW6のオンタイミングにほ
ぼ同期して制御信号φ2のレベルを立ち上げ、それによ
って上記切換スイッチSW2乃至SW5を反転切換動作させ
る。このようなタイミングで交互にオペアンプAmp1及び
Amp2が積分動作用に切換使用される場合、当該切換時に
おいては蓄積容量C1の放電動作が行われているから、そ
の切換動作は積分動作に何等影響を与えるものではな
い。
ク信号CLKの制御により制御信号φ2のレベルを変化さ
せ、それによって、上記切換スイッチSW2乃至SW5を反転
切換動作させる。したがって、上記積分動作に関与する
オペアンプは、クロック信号CLKによって一定時間毎に
オペアンプAmp1とAmp2との間で交互に切換られる。ま
た、特に制限はないが、アンプの切換タイミングとし
て、リセットスイッチSW6を開閉するための制御信号φ3
に同期した制御信号φ4がデータ処理部LCから制御回路C
ONに供給される。制御回路CONは、クロック信号CLKによ
るアンプ切換命令を受け付けた直後に入力した制御信号
φ4に基づきリセットスイッチSW6のオンタイミングにほ
ぼ同期して制御信号φ2のレベルを立ち上げ、それによ
って上記切換スイッチSW2乃至SW5を反転切換動作させ
る。このようなタイミングで交互にオペアンプAmp1及び
Amp2が積分動作用に切換使用される場合、当該切換時に
おいては蓄積容量C1の放電動作が行われているから、そ
の切換動作は積分動作に何等影響を与えるものではな
い。
一方のオペアンプが上記積分動作に関与しているとき、
他方のオペアンプのオフセット量を検出するため、上記
切換スイッチSW5の出力端子はゼロクロスコンパレータC
om3の入力端子に結合され、当該ゼロクロスコンパレー
タCom3の出力電圧Vsenは制御回路CONに供給される。上
記オペアンプAmp1及びAmp2の＋入力端子は夫々オフセッ
トキャンセル手段としてのD/AコンバータDac1及びDac2
の出力端子に結合される。D/AコンバータDac1及びDac2
は、夫々所定ビット数のディジタル制御信号φ5及びφ6
を制御回路CONから受け、その信号をディジタル・アナ
ログ変換して夫々オフセット電圧Voff1及びVoff2を出力
する。ディジタル制御信号φ5及びφ6は、ゼロクロスコ
ンパレータCom3からの出力電圧Vsenに応じて制御回路CO
Nで形成され、その出力電圧Vsenがオフセットキャンセ
ル完了時の期待値になるまで、言い換えるなら、オフセ
ット電圧Voff1及びVoff2によって完全にオフセットキャ
ンセルされるまで１ビットづつシフトされ、次のオフセ
ットキャンセル動作までその最終値が維持される。
他方のオペアンプのオフセット量を検出するため、上記
切換スイッチSW5の出力端子はゼロクロスコンパレータC
om3の入力端子に結合され、当該ゼロクロスコンパレー
タCom3の出力電圧Vsenは制御回路CONに供給される。上
記オペアンプAmp1及びAmp2の＋入力端子は夫々オフセッ
トキャンセル手段としてのD/AコンバータDac1及びDac2
の出力端子に結合される。D/AコンバータDac1及びDac2
は、夫々所定ビット数のディジタル制御信号φ5及びφ6
を制御回路CONから受け、その信号をディジタル・アナ
ログ変換して夫々オフセット電圧Voff1及びVoff2を出力
する。ディジタル制御信号φ5及びφ6は、ゼロクロスコ
ンパレータCom3からの出力電圧Vsenに応じて制御回路CO
Nで形成され、その出力電圧Vsenがオフセットキャンセ
ル完了時の期待値になるまで、言い換えるなら、オフセ
ット電圧Voff1及びVoff2によって完全にオフセットキャ
ンセルされるまで１ビットづつシフトされ、次のオフセ
ットキャンセル動作までその最終値が維持される。
上記D/AコンバータDac1及びDac2によるオフセットキャ
ンセル動作は、積分動作に関与しないオペアンプに対応
して交互に何れか一方で行われる。それを制御するた
め、上記制御回路CONには、特に制限されないが、電源
投入検出信号φｓとクロック信号CLKとが供給される。
ンセル動作は、積分動作に関与しないオペアンプに対応
して交互に何れか一方で行われる。それを制御するた
め、上記制御回路CONには、特に制限されないが、電源
投入検出信号φｓとクロック信号CLKとが供給される。
電源投入検出信号φｓは電力の計測開始時にオペアンプ
Amp1にオフセット電圧Voff1をイニシャル設定するため
のタイミング信号として機能する。即ち、制御回路CON
が上記電源投入検出信号φｓによって電源の投入を検知
すると、切換スイッチSW2乃至SW5は図の破線で示される
イニシャル位置に設定され、制御信号φ5を介してオペ
アンプAmp1に対するオフセットキャンセル動作が行われ
る。このとき、オペアンプAmp2を介してノードN1に得ら
れるような積分電圧に基づくデータ処理はデータ処理部
LCにおいて禁止されている。このようにしてオペアンプ
Amp1にオフセット電圧Voff1がイニシャル設定された後
は、制御信号φ2によつて切換スイッチSW2乃至SW5が図
の実線で示される位置に反転され、それによってオペア
ンプAmp1による積分動作が可能な状態にされ、それ以降
オペアンプAmp1及びAmp2が交互に積分動作可能なように
切り換えられて電力の計測が行われる。
Amp1にオフセット電圧Voff1をイニシャル設定するため
のタイミング信号として機能する。即ち、制御回路CON
が上記電源投入検出信号φｓによって電源の投入を検知
すると、切換スイッチSW2乃至SW5は図の破線で示される
イニシャル位置に設定され、制御信号φ5を介してオペ
アンプAmp1に対するオフセットキャンセル動作が行われ
る。このとき、オペアンプAmp2を介してノードN1に得ら
れるような積分電圧に基づくデータ処理はデータ処理部
LCにおいて禁止されている。このようにしてオペアンプ
Amp1にオフセット電圧Voff1がイニシャル設定された後
は、制御信号φ2によつて切換スイッチSW2乃至SW5が図
の実線で示される位置に反転され、それによってオペア
ンプAmp1による積分動作が可能な状態にされ、それ以降
オペアンプAmp1及びAmp2が交互に積分動作可能なように
切り換えられて電力の計測が行われる。
また、上記クロック信号CLKは、前述したようにオペア
ンプAmp1、Amp2を夫々積分動作及びオフセットキャンセ
ル動作に交互に切り換えると共に、オフセット電圧のイ
ニシャル設定後に、交互にオペアンプAmp1,Amp2を介し
て積分動作が行われるとき、当該積分動作に供されてい
ないオペアンプに結合されたD/Aコンバータを識別する
ための識別信号としても機能する。それによって、制御
回路CONは、積分動作中の一方のオペアンプに対応するD
/Aコンバータに対してはその前のオフセットキャンセル
動作で設定されたオフセット電圧を維持させるように当
該D/Aコンバータに制御信号を供給し、また、オフセッ
トキャンセル動作中の他方のオペアンプに対応するD/A
コンバータに対しては当該オフセットキャンセル動作に
必要な制御信号をゼロクロスコンパレータCom3からの出
力電圧Vsenに応じて供給する。
ンプAmp1、Amp2を夫々積分動作及びオフセットキャンセ
ル動作に交互に切り換えると共に、オフセット電圧のイ
ニシャル設定後に、交互にオペアンプAmp1,Amp2を介し
て積分動作が行われるとき、当該積分動作に供されてい
ないオペアンプに結合されたD/Aコンバータを識別する
ための識別信号としても機能する。それによって、制御
回路CONは、積分動作中の一方のオペアンプに対応するD
/Aコンバータに対してはその前のオフセットキャンセル
動作で設定されたオフセット電圧を維持させるように当
該D/Aコンバータに制御信号を供給し、また、オフセッ
トキャンセル動作中の他方のオペアンプに対応するD/A
コンバータに対しては当該オフセットキャンセル動作に
必要な制御信号をゼロクロスコンパレータCom3からの出
力電圧Vsenに応じて供給する。
特に制限されないが、上記切換スイッチSW3の入力端子
と切換スイッチSW5の出力端子との間には、容量C2が結
合され、その容量C2には制御部CONからの制御信号φ7に
基づいてスイッチ制御されるリセットスイッチSW7が並
列接続される。斯る容量C2は、オフセットキャンセル動
作において切換スイッチの開閉動作などに基因するノイ
ズの影響を直接ゼロクロスコンパレータCom3が受けない
ようにするためのものである。リセットスイッチSW7は
オフセットキャンセル動作時にディジタル制御信号φ5
或いはφ6が変化し、D/AコンバータDac1或いはDac2の出
力が変化する直前に開閉制御され容量C2の充電電荷を放
電させる。
と切換スイッチSW5の出力端子との間には、容量C2が結
合され、その容量C2には制御部CONからの制御信号φ7に
基づいてスイッチ制御されるリセットスイッチSW7が並
列接続される。斯る容量C2は、オフセットキャンセル動
作において切換スイッチの開閉動作などに基因するノイ
ズの影響を直接ゼロクロスコンパレータCom3が受けない
ようにするためのものである。リセットスイッチSW7は
オフセットキャンセル動作時にディジタル制御信号φ5
或いはφ6が変化し、D/AコンバータDac1或いはDac2の出
力が変化する直前に開閉制御され容量C2の充電電荷を放
電させる。
次に上記実施例の全体的な動作を第２図をも参照しなが
ら説明する。
ら説明する。
制御回路CONが上記電源投入検出信号φｓによって電源
の投入を検知すると、切換スイッチSW2乃至SW5は図の破
線で示されるイニシャル位置に設定される。そうする
と、ゼロクロスコンパレータCom3からの出力電圧Vsenに
応じた制御信号φ5がD/AコンバータDac1に供給され、そ
の出力電圧Vsenがオフセットキャンセル完了時の期待値
になるまで当該、制御信号φｓが１ビットづつシフトさ
れ、それによってオペアンプAmp1にオフセットキャンセ
ル可能なオフセット電圧Voff1が供給維持される。この
ようにしてオペアンプAmp1にオフセット電圧Voff1がイ
ニシャル設定され後は、制御信号φ2によつて切換スイ
ッチSW2乃至SW5が図の実線で示される位置に反転され、
それによってオペアンプAmp1による積分動作が可能な状
態にされると共に、オペアンプAmp2はオフセットキャン
セル可能な状態にされる。
の投入を検知すると、切換スイッチSW2乃至SW5は図の破
線で示されるイニシャル位置に設定される。そうする
と、ゼロクロスコンパレータCom3からの出力電圧Vsenに
応じた制御信号φ5がD/AコンバータDac1に供給され、そ
の出力電圧Vsenがオフセットキャンセル完了時の期待値
になるまで当該、制御信号φｓが１ビットづつシフトさ
れ、それによってオペアンプAmp1にオフセットキャンセ
ル可能なオフセット電圧Voff1が供給維持される。この
ようにしてオペアンプAmp1にオフセット電圧Voff1がイ
ニシャル設定され後は、制御信号φ2によつて切換スイ
ッチSW2乃至SW5が図の実線で示される位置に反転され、
それによってオペアンプAmp1による積分動作が可能な状
態にされると共に、オペアンプAmp2はオフセットキャン
セル可能な状態にされる。
入力スイッチSW1を介して入力電圧＋Eiが供給されると
（第２図の時刻t0）、オフセツトキャンセルされたオペ
アンプAmp1を介して第２図に示されるような＋極性の積
分電圧がノードN1に現れ、当該積分電圧が基準電圧＋Vr
efに一致したとき（第２図の時刻t1）、フリッププロッ
プ回路FFがセット状態にされ、それによってフリップフ
ロップ回路FFからハイレベルの信号がデータ処理部LCに
供給される。このとき、データ処理部LCからの制御信号
φ3によってリセットスイッチSW6が閉じられ、蓄積容量
C1における蓄積電荷が放電され、その後再びリセットス
イッチSW6がオフ状態にされる（第２図の時刻t2）。
（第２図の時刻t0）、オフセツトキャンセルされたオペ
アンプAmp1を介して第２図に示されるような＋極性の積
分電圧がノードN1に現れ、当該積分電圧が基準電圧＋Vr
efに一致したとき（第２図の時刻t1）、フリッププロッ
プ回路FFがセット状態にされ、それによってフリップフ
ロップ回路FFからハイレベルの信号がデータ処理部LCに
供給される。このとき、データ処理部LCからの制御信号
φ3によってリセットスイッチSW6が閉じられ、蓄積容量
C1における蓄積電荷が放電され、その後再びリセットス
イッチSW6がオフ状態にされる（第２図の時刻t2）。
一方、オペアンプAmp2においては時刻t0乃至t1でオフセ
ットキャンセル動作が行われる。即ち、ゼロクロスコン
パレータCom3からの出力電圧Vsenに応じた制御信号φ6
がD/AコンバータDac2に供給され、その出力電圧Vsenが
オフセットキャンセル完了時の期待値になるまで当該制
御信号φ6が１ビットづつシフトされ、それによってオ
ペアンプAmp2にオフセットキャンセル可能なオフセット
電圧Voff2が供給維持される。
ットキャンセル動作が行われる。即ち、ゼロクロスコン
パレータCom3からの出力電圧Vsenに応じた制御信号φ6
がD/AコンバータDac2に供給され、その出力電圧Vsenが
オフセットキャンセル完了時の期待値になるまで当該制
御信号φ6が１ビットづつシフトされ、それによってオ
ペアンプAmp2にオフセットキャンセル可能なオフセット
電圧Voff2が供給維持される。
オペアンプAmp2のオフセットキャンセル動作及びオペア
ンプAmp1を介する積分動作が完了される時刻t1におい
て、上記制御信号φ3によってリセットスイッチSW6が閉
じられるタイミングに同期して制御信号φ4が制御回路C
ONに供給される。制御回路CONはその制御信号φ4に基づ
きリセットスイッチSW6のオンタイミングにほぼ同期し
て制御信号φ2を立ち上げ、それによって上記切換スイ
ッチSW2乃至SW5を第１図の破線で示されるように切り換
える。その結果、新たにオフセットキャンセルされたオ
ペアンプAmp2が積分動作可能にされ、且つオペアンプAm
p1がオフセットキャンセル可能にされる。
ンプAmp1を介する積分動作が完了される時刻t1におい
て、上記制御信号φ3によってリセットスイッチSW6が閉
じられるタイミングに同期して制御信号φ4が制御回路C
ONに供給される。制御回路CONはその制御信号φ4に基づ
きリセットスイッチSW6のオンタイミングにほぼ同期し
て制御信号φ2を立ち上げ、それによって上記切換スイ
ッチSW2乃至SW5を第１図の破線で示されるように切り換
える。その結果、新たにオフセットキャンセルされたオ
ペアンプAmp2が積分動作可能にされ、且つオペアンプAm
p1がオフセットキャンセル可能にされる。
そして、時刻t2に入力スイッチSW1を介して入力電圧−E
iが供給されると、新たにオフセットキャンセルされた
オペアンプAmp2を介して第２図に示されるような一極性
の積分電圧がノードN1に現れ、その一方においてオペア
ンプAmp1のオフセットキャンセル動作が行われる。
iが供給されると、新たにオフセットキャンセルされた
オペアンプAmp2を介して第２図に示されるような一極性
の積分電圧がノードN1に現れ、その一方においてオペア
ンプAmp1のオフセットキャンセル動作が行われる。
このように一方のオペアンプが積分動作中に他方のオペ
アンプはオフセットキャンセル動作されるから、実質的
に積分動作を中断することなく逐次オフセットキャンセ
ル動作が可能となり、電源電圧や温度変化による経時的
な計測誤差を生ずることなく、長期に亘る高精度な電力
測定を達成することができる。しかも、切換スイッチSW
2乃至SW5の動作は、第２図の時刻t1乃至時刻t2のように
１サイクルの実質的な積分動作を終了した後の蓄積容量
C1の放電動作中に行われるから、その切換動作が積分動
作に何等影響を与えることはない。
アンプはオフセットキャンセル動作されるから、実質的
に積分動作を中断することなく逐次オフセットキャンセ
ル動作が可能となり、電源電圧や温度変化による経時的
な計測誤差を生ずることなく、長期に亘る高精度な電力
測定を達成することができる。しかも、切換スイッチSW
2乃至SW5の動作は、第２図の時刻t1乃至時刻t2のように
１サイクルの実質的な積分動作を終了した後の蓄積容量
C1の放電動作中に行われるから、その切換動作が積分動
作に何等影響を与えることはない。
以上説明したことから明らかなように、本願において開
示された発明によれば、以下の効果を得るものである。
示された発明によれば、以下の効果を得るものである。
（１）一対の差動増幅器にオフセットキャンセル動作と
積分動作とを交互に行わせることにより、積分動作を中
断することなくオフセットキャンセル動作を行うことが
できる。
積分動作とを交互に行わせることにより、積分動作を中
断することなくオフセットキャンセル動作を行うことが
できる。
（２）上記効果より、逐次オフセットキャンセルが可能
となり、高精度な積分動作を達成することができる。
となり、高精度な積分動作を達成することができる。
（３）特に、蓄積容量のリセットタイミングにおいてオ
フセットキャンセル動作と積分動作との切換制御を行え
ば、その切換動作が積分動作に何等影響を与えることは
なく、一層高精度な積分動作が可能となる。
フセットキャンセル動作と積分動作との切換制御を行え
ば、その切換動作が積分動作に何等影響を与えることは
なく、一層高精度な積分動作が可能となる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。たとえば、上記実施例ではオフセット
キャンセル手段としてD/Aコンバータを用いる場合につ
いて説明したが、容量にチャージを蓄積するボルテージ
フォロアのような回路など種々のものに変更可能であ
る。また、切換スイッチの配置構成についても種々の回
路構成を採用することができる。更に、オフセットキャ
ンセルに用いる容量及びリセットスイッチは、ノイズ対
策が施されているような場合には特別設ける必要はな
い。用語オペアンプ若しくは増幅器は、２入力端子をも
つ構成の回路のみを意味するものではなく、例えば１つ
の入力端子と１つの出力端子とをもつインバータ回路の
ような回路であってもよい。この場合、例えば、オフセ
ットキャンセル信号が与えられた容量がインバータ回路
の入力端子に直列接続されることによってオフセットキ
ャンセルが実行される。必要ならば、インバータ回路や
増幅回路を構成する負荷素子のような回路の動作点に影
響を与える素子それ自体、もしくは斯る素子と並列又は
直列又はそれらの組合せをもって結合されるオフセット
キャンセル素子の電気的制御によってオフセットキャン
セルが実行されてよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。たとえば、上記実施例ではオフセット
キャンセル手段としてD/Aコンバータを用いる場合につ
いて説明したが、容量にチャージを蓄積するボルテージ
フォロアのような回路など種々のものに変更可能であ
る。また、切換スイッチの配置構成についても種々の回
路構成を採用することができる。更に、オフセットキャ
ンセルに用いる容量及びリセットスイッチは、ノイズ対
策が施されているような場合には特別設ける必要はな
い。用語オペアンプ若しくは増幅器は、２入力端子をも
つ構成の回路のみを意味するものではなく、例えば１つ
の入力端子と１つの出力端子とをもつインバータ回路の
ような回路であってもよい。この場合、例えば、オフセ
ットキャンセル信号が与えられた容量がインバータ回路
の入力端子に直列接続されることによってオフセットキ
ャンセルが実行される。必要ならば、インバータ回路や
増幅回路を構成する負荷素子のような回路の動作点に影
響を与える素子それ自体、もしくは斯る素子と並列又は
直列又はそれらの組合せをもって結合されるオフセット
キャンセル素子の電気的制御によってオフセットキャン
セルが実行されてよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野であるＶ−Ｆコンバータに
適用した場合について説明したが、これに限定されるも
のではなく、時間変換型や周波数変換型などの積分型A/
D変換回路、計測器など増幅回路を用いる種々のものに
広く利用することができる。
をその背景となった技術分野であるＶ−Ｆコンバータに
適用した場合について説明したが、これに限定されるも
のではなく、時間変換型や周波数変換型などの積分型A/
D変換回路、計測器など増幅回路を用いる種々のものに
広く利用することができる。
第１図は本発明に係る積分回路の一実施例を示す回路
図、 第２図は動作説明のためのタイムチャートである。 Amp1,Amp2…差動増幅器、Dac1,Dac2…D/Aコンバータ、C
1,C2…蓄積容量、SW2乃至SW5…切換スイッチ、SW6…リ
セットスイッチ、Com3…ゼロクロスコンパレータ、CON
…制御回路。
図、 第２図は動作説明のためのタイムチャートである。 Amp1,Amp2…差動増幅器、Dac1,Dac2…D/Aコンバータ、C
1,C2…蓄積容量、SW2乃至SW5…切換スイッチ、SW6…リ
セットスイッチ、Com3…ゼロクロスコンパレータ、CON
…制御回路。
Claims (2)
- 【請求項１】一対の差動増幅器と、 双方の差動増幅器に共通の信号入力ノードと、 双方の差動増幅器に共通の信号出力ノードと、 それぞれの差動増幅器のオフセット量をキャンセルする
ための電圧を形成するオフセット電圧形成手段と、 それぞれの差動増幅器のオフセット量を検出する検出手
段と、 上記一対の差動増幅器の双方に対して、上記信号入力ノ
ードからの信号に対する増幅出力を出力ノードに与える
第１状態と、上記検出手段によってオフセット量を検出
する第２状態とを、排他的に選択する選択手段と、 上記選択手段で第２状態が選択された差動増幅器から検
出手段で検出されたオフセット量に基づいてそのオフセ
ット量をキャンセルする電圧を上記オフセット電圧形成
手段に形成させる制御手段と、を含んで成るものである
ことを特徴とする増幅回路。 - 【請求項２】上記それぞれの差動増幅器は容量素子を介
して積分回路を構成し、 上記選択手段は、一対の差動増幅器に対し、容量素子の
放電タイミングに同期して、上記第２状態としてのオフ
セットキャンセル動作と第１状態としての積分動作とを
切り替え制御するものであることを特徴とする特許請求
の範囲第１項記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292678A JPH0691381B2 (ja) | 1985-12-27 | 1985-12-27 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292678A JPH0691381B2 (ja) | 1985-12-27 | 1985-12-27 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154909A JPS62154909A (ja) | 1987-07-09 |
| JPH0691381B2 true JPH0691381B2 (ja) | 1994-11-14 |
Family
ID=17784879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60292678A Expired - Lifetime JPH0691381B2 (ja) | 1985-12-27 | 1985-12-27 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691381B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007300683A (ja) * | 2007-08-09 | 2007-11-15 | Fujitsu Ltd | オペアンプ、ラインドライバおよび液晶表示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3993725B2 (ja) | 1999-12-16 | 2007-10-17 | 松下電器産業株式会社 | 液晶駆動回路，半導体集積回路及び液晶パネル |
-
1985
- 1985-12-27 JP JP60292678A patent/JPH0691381B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007300683A (ja) * | 2007-08-09 | 2007-11-15 | Fujitsu Ltd | オペアンプ、ラインドライバおよび液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62154909A (ja) | 1987-07-09 |
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