JP2746081B2 - Ａｄコンバータ回路 - Google Patents
Ａｄコンバータ回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、逐次比較型のＡＤコ
ンバータ回路に関する。
ンバータ回路に関する。
【０００２】
【従来の技術】逐次比較型ＡＤコンバータは、順次変化
する比較基準電圧を出力する基準電圧発生回路と、この
基準電圧発生回路の出力とサンプルホールドされたアナ
ログ入力とを比較して順次ビットデータを決定する比較
回路とを有する。図３に従来のＡＤコンバータ回路例を
示す。サンプルホールド回路１は、入力端子６から入力
されるディジタル化すべきアナログ入力電圧をサンプリ
ングしてホールドする。ＤＡコンバータ２は、比較基準
電圧を発生する回路である。ＤＡコンバータ２の出力と
サンプルホールド回路１の出力がそれぞれスイッチＳ
１，Ｓ２を介してコンデンサＣ１に順次供給されるよう
になっている。コンデンサＣ１の他端はインバータＩ１
の入力端に接続されている。インバータＩ１には並列に
スイッチＳ３が接続されている。これらのコンデンサＣ
１，インバータＩ１，スイッチＳ３の部分が比較回路３
を構成している。
する比較基準電圧を出力する基準電圧発生回路と、この
基準電圧発生回路の出力とサンプルホールドされたアナ
ログ入力とを比較して順次ビットデータを決定する比較
回路とを有する。図３に従来のＡＤコンバータ回路例を
示す。サンプルホールド回路１は、入力端子６から入力
されるディジタル化すべきアナログ入力電圧をサンプリ
ングしてホールドする。ＤＡコンバータ２は、比較基準
電圧を発生する回路である。ＤＡコンバータ２の出力と
サンプルホールド回路１の出力がそれぞれスイッチＳ
１，Ｓ２を介してコンデンサＣ１に順次供給されるよう
になっている。コンデンサＣ１の他端はインバータＩ１
の入力端に接続されている。インバータＩ１には並列に
スイッチＳ３が接続されている。これらのコンデンサＣ
１，インバータＩ１，スイッチＳ３の部分が比較回路３
を構成している。
【０００３】図３の例では、インバータのＩ１の出力端
に更に、コンデンサＣ２，インバータＩ２，コンデンサ
Ｃ３，インバータＩ３，Ｉ４が接続されている。インバ
ータＩ２，Ｉ３にはそれぞれスイッチＳ４，Ｓ５が並列
接続されている。インバータを多段接続しているのは、
ＤＡコンバータのＬＳＢ電圧を比較するのに必要なゲイ
ンを得るためである。インバータＩ４の出力が逐次比較
変換ロジック４に供給され、ここでディジタルデータが
生成される。またこの逐次比較変換ロジック４により、
比較基準電圧のもとになるデータがＤＡコンバータ２に
送られ、各部スイッチＳ１〜Ｓ５の制御がなされる。
に更に、コンデンサＣ２，インバータＩ２，コンデンサ
Ｃ３，インバータＩ３，Ｉ４が接続されている。インバ
ータＩ２，Ｉ３にはそれぞれスイッチＳ４，Ｓ５が並列
接続されている。インバータを多段接続しているのは、
ＤＡコンバータのＬＳＢ電圧を比較するのに必要なゲイ
ンを得るためである。インバータＩ４の出力が逐次比較
変換ロジック４に供給され、ここでディジタルデータが
生成される。またこの逐次比較変換ロジック４により、
比較基準電圧のもとになるデータがＤＡコンバータ２に
送られ、各部スイッチＳ１〜Ｓ５の制御がなされる。
【０００４】この種のＡＤコンバータ回路を例えば、Ｃ
ＭＯＳ型のＩＣとして構成する場合、サンプルホールド
回路１を除く残りの部分が１チップ化される。ＤＡコン
バータ２は、ＣＭＯＳによる抵抗ストリング型として構
成される。スイッチＳ１〜Ｓ５にはＣＭＯＳスイッチが
用いられ、コンデンサもＩＣチップ内で酸化膜等により
形成される。
ＭＯＳ型のＩＣとして構成する場合、サンプルホールド
回路１を除く残りの部分が１チップ化される。ＤＡコン
バータ２は、ＣＭＯＳによる抵抗ストリング型として構
成される。スイッチＳ１〜Ｓ５にはＣＭＯＳスイッチが
用いられ、コンデンサもＩＣチップ内で酸化膜等により
形成される。
【０００５】サンプルホールド回路１から得られる入力
信号電圧とＤＡコンバータ２から得られる基準電圧との
比較動作は、二つのサイクルで行われる。最初のサイク
ルでは、スイッチＳ１，Ｓ３，Ｓ４，Ｓ５をオン、スイ
ッチＳ２をオフとする。このときＣＭＯＳで構成される
インバータＩ１〜Ｉ３の全ては入出力が短絡されるた
め、入出力電位が電源電位ＶDDの１／２となり、センタ
ー電位にリセット（入力が交流信号であるため、センタ
ー電位をゼロとしている）される。この状態でスイッチ
Ｓ１を介して、コンデンサＣ１にはＤＡコンバータ２の
出力電圧がチャージされる。より具体的にいえば、Ｃ１
の入力端側にはＤＡコンバータ２の出力電位が供給さ
れ、またＣ１の出力端側にはインバータによるセンター
電位が供給される。次のサイクルでは、スイッチＳ１，
Ｓ３，Ｓ４，Ｓ５がオフ、スイッチＳ２がオンとされ
る。これによりインバータＩ１からＩ３が反転動作でき
る状態になり、サンプルホールド回路１の出力がコンデ
ンサＣ１に与えられる。これが基準電圧より高ければ、
インバータＩ１の入力電位はセンター電位より高くな
り、基準電圧より低ければ、インバータＩ１の入力電位
はセンター電位より低くなる。従って、センター電位に
対する高低によってビットデータ０，１が決定される。
以下、同様の比較動作が、順次変化する基準電圧のもと
でビット数分繰り返される。
信号電圧とＤＡコンバータ２から得られる基準電圧との
比較動作は、二つのサイクルで行われる。最初のサイク
ルでは、スイッチＳ１，Ｓ３，Ｓ４，Ｓ５をオン、スイ
ッチＳ２をオフとする。このときＣＭＯＳで構成される
インバータＩ１〜Ｉ３の全ては入出力が短絡されるた
め、入出力電位が電源電位ＶDDの１／２となり、センタ
ー電位にリセット（入力が交流信号であるため、センタ
ー電位をゼロとしている）される。この状態でスイッチ
Ｓ１を介して、コンデンサＣ１にはＤＡコンバータ２の
出力電圧がチャージされる。より具体的にいえば、Ｃ１
の入力端側にはＤＡコンバータ２の出力電位が供給さ
れ、またＣ１の出力端側にはインバータによるセンター
電位が供給される。次のサイクルでは、スイッチＳ１，
Ｓ３，Ｓ４，Ｓ５がオフ、スイッチＳ２がオンとされ
る。これによりインバータＩ１からＩ３が反転動作でき
る状態になり、サンプルホールド回路１の出力がコンデ
ンサＣ１に与えられる。これが基準電圧より高ければ、
インバータＩ１の入力電位はセンター電位より高くな
り、基準電圧より低ければ、インバータＩ１の入力電位
はセンター電位より低くなる。従って、センター電位に
対する高低によってビットデータ０，１が決定される。
以下、同様の比較動作が、順次変化する基準電圧のもと
でビット数分繰り返される。
【０００６】
【発明が解決しようとする課題】特にオーディオ用とし
て用いられるＡＤコンバータは、１２〜１６ビットディ
ジタル出力のものが多く、内部のＤＡコンバータ２もそ
れに応じて１２〜１６ビットディジタル入力のものが必
要である。またビット数が多いことで、比較回路には極
めて高い分解能が要求されるが、その変換速度も速くし
たいという相反した要求がなされる。例えば１チップの
ＡＤコンバータでは、同一チップ内にアナログ信号とデ
ィジタル信号が混在するため、アナログ回路部にディジ
タル回路部から発生されるノイズが乗り易い。また比較
回路部３も大きなゲインを持つためノイズの影響を受け
易い。このノイズの影響を小さくするには、コンデンサ
Ｃ１〜Ｃ３の容量をある程度以上大きくし、インピーダ
ンスを小さくすることが必要である。特に最も小さい信
号レベルを扱うコンデンサＣ１の容量を大きくすること
が必要となる。しかし、変換速度はＤＡコンバータ２が
コンデンサＣ１を充電するに必要な時間で決まる。ＤＡ
コンバータ２の出力インピーダンスは有限であるから、
コンデンサＣ１の容量増大は変換速度の低下を招く。以
上のように従来の集積化ＡＤコンバータには、分解能の
向上及びＳ／Ｎ向上と、変換速度の向上とを同時に実現
することが難しいという問題があった。
て用いられるＡＤコンバータは、１２〜１６ビットディ
ジタル出力のものが多く、内部のＤＡコンバータ２もそ
れに応じて１２〜１６ビットディジタル入力のものが必
要である。またビット数が多いことで、比較回路には極
めて高い分解能が要求されるが、その変換速度も速くし
たいという相反した要求がなされる。例えば１チップの
ＡＤコンバータでは、同一チップ内にアナログ信号とデ
ィジタル信号が混在するため、アナログ回路部にディジ
タル回路部から発生されるノイズが乗り易い。また比較
回路部３も大きなゲインを持つためノイズの影響を受け
易い。このノイズの影響を小さくするには、コンデンサ
Ｃ１〜Ｃ３の容量をある程度以上大きくし、インピーダ
ンスを小さくすることが必要である。特に最も小さい信
号レベルを扱うコンデンサＣ１の容量を大きくすること
が必要となる。しかし、変換速度はＤＡコンバータ２が
コンデンサＣ１を充電するに必要な時間で決まる。ＤＡ
コンバータ２の出力インピーダンスは有限であるから、
コンデンサＣ１の容量増大は変換速度の低下を招く。以
上のように従来の集積化ＡＤコンバータには、分解能の
向上及びＳ／Ｎ向上と、変換速度の向上とを同時に実現
することが難しいという問題があった。
【０００７】この発明は、上述したトレードオフの問題
を解決して、高性能化と高速化を図った逐次比較型のＡ
Ｄコンバータ回路を提供することを目的としている。
を解決して、高性能化と高速化を図った逐次比較型のＡ
Ｄコンバータ回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】この発明は、順次変化す
る比較基準電圧を出力する基準電圧発生手段と、この基
準電圧発生手段の出力とディジタル信号に変換すべきア
ナログ入力とがそれぞれ第１，第２のスイッチを介して
順次供給されて前記比較基準電圧と前記アナログ入力の
電圧を比較し順次ビットデータを決定する比較手段とを
有する逐次比較型のＡＤコンバータ回路において、前記
比較手段は、一端が前記第１及び第２のスイッチに共通
に接続されたコンデンサと、このコンデンサの他端に接
続されたインバータと、このインバータに並列接続され
た第３のスイッチと、前記アナログ入力の電圧レベルに
応じて前記コンデンサの容量を切替える切替え手段とを
備えたことを特徴としている。具体的に、前記切替え手
段は、前記アナログ入力の電圧レベルが所定値より大き
いか否かを前記比較基準電圧，前記アナログ入力のいず
れか一方に基づいて判定して、前記電圧レベルが所定値
より大きい場合に前記コンデンサの容量を小さくする少
なくとも２段階の容量切替えを行うものである。
る比較基準電圧を出力する基準電圧発生手段と、この基
準電圧発生手段の出力とディジタル信号に変換すべきア
ナログ入力とがそれぞれ第１，第２のスイッチを介して
順次供給されて前記比較基準電圧と前記アナログ入力の
電圧を比較し順次ビットデータを決定する比較手段とを
有する逐次比較型のＡＤコンバータ回路において、前記
比較手段は、一端が前記第１及び第２のスイッチに共通
に接続されたコンデンサと、このコンデンサの他端に接
続されたインバータと、このインバータに並列接続され
た第３のスイッチと、前記アナログ入力の電圧レベルに
応じて前記コンデンサの容量を切替える切替え手段とを
備えたことを特徴としている。具体的に、前記切替え手
段は、前記アナログ入力の電圧レベルが所定値より大き
いか否かを前記比較基準電圧，前記アナログ入力のいず
れか一方に基づいて判定して、前記電圧レベルが所定値
より大きい場合に前記コンデンサの容量を小さくする少
なくとも２段階の容量切替えを行うものである。
【０００９】
【作用】この発明によると、比較回路を構成するコンデ
ンサに対して、アナログ入力の電圧レベルに応じて、電
圧レベルが所定値より大きい場合には容量を小さくす
る、というように少なくとも２段階の容量切替えを行う
ことにより、電圧レベルが小さいときにノイズの影響を
低減し、電圧レベルが大きいときに変換速度を向上させ
ることが可能となり、逐次比較型ＡＤコンバータにおけ
る分解能及びＳ／Ｎと変換速度とのトレードオフの問題
が解消される。具体的には例えば、比較回路を構成する
スイッチ及びコンデンサの部分を、容量の大きい系統と
容量の小さい系統の２系統用意して、信号レベルに応じ
てこれらが切替制御されるようにする。即ち、信号電圧
がある値より大きい時は容量の小さい系統が利用され、
信号電圧がそれより小さいときは容量の大きい系統が利
用される。このように信号レベルに応じて比較回路部の
容量切替を行うことにより、ＡＤコンバータの高性能化
と変換速度の向上とを同時に実現することができる。
ンサに対して、アナログ入力の電圧レベルに応じて、電
圧レベルが所定値より大きい場合には容量を小さくす
る、というように少なくとも２段階の容量切替えを行う
ことにより、電圧レベルが小さいときにノイズの影響を
低減し、電圧レベルが大きいときに変換速度を向上させ
ることが可能となり、逐次比較型ＡＤコンバータにおけ
る分解能及びＳ／Ｎと変換速度とのトレードオフの問題
が解消される。具体的には例えば、比較回路を構成する
スイッチ及びコンデンサの部分を、容量の大きい系統と
容量の小さい系統の２系統用意して、信号レベルに応じ
てこれらが切替制御されるようにする。即ち、信号電圧
がある値より大きい時は容量の小さい系統が利用され、
信号電圧がそれより小さいときは容量の大きい系統が利
用される。このように信号レベルに応じて比較回路部の
容量切替を行うことにより、ＡＤコンバータの高性能化
と変換速度の向上とを同時に実現することができる。
【００１０】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係るＡＤコン
バータ回路を示す。図３と対応する部分には図３と同一
符号を付して詳細な説明は省略する。図３においてＤＡ
コンバータ２の出力を比較回路部に転送する第１のスイ
ッチＳ１の部分に、この実施例では二つのスイッチＳ１
ａ，Ｓ１ｂが設けられている。同様に、サンプルホール
ドされた入力信号電圧を比較回路部に転送する第２のス
イッチＳ２の部分にこの実施例では、二つのスイッチＳ
２ａ，Ｓ２ｂが設けられている。更に図３のコンデンサ
Ｃ１に対応して、スイッチＳ１ａ，Ｓ２ａに一端が接続
されるコンデンサＣ１ａと、スイッチＳ１ｂ，Ｓ２ｂに
一端が接続されるコンデンサＣ１ｂの２個が設けられて
いる。これらコンデンサＣ１ａ，Ｃ１ｂの他端は共通に
インバータＩ１の入力端に接続されている。この実施例
では、二つのコンデンサＣ１ａ，Ｃ１ｂの容量は等しい
ものとする（Ｃ１ａ＝Ｃ１ｂ＝Ｃ１）。インバータＩ１
及びその入出力端子を短絡する第３のスイッチＳ３の部
分は従来と変わらない。
説明する。図１は、この発明の一実施例に係るＡＤコン
バータ回路を示す。図３と対応する部分には図３と同一
符号を付して詳細な説明は省略する。図３においてＤＡ
コンバータ２の出力を比較回路部に転送する第１のスイ
ッチＳ１の部分に、この実施例では二つのスイッチＳ１
ａ，Ｓ１ｂが設けられている。同様に、サンプルホール
ドされた入力信号電圧を比較回路部に転送する第２のス
イッチＳ２の部分にこの実施例では、二つのスイッチＳ
２ａ，Ｓ２ｂが設けられている。更に図３のコンデンサ
Ｃ１に対応して、スイッチＳ１ａ，Ｓ２ａに一端が接続
されるコンデンサＣ１ａと、スイッチＳ１ｂ，Ｓ２ｂに
一端が接続されるコンデンサＣ１ｂの２個が設けられて
いる。これらコンデンサＣ１ａ，Ｃ１ｂの他端は共通に
インバータＩ１の入力端に接続されている。この実施例
では、二つのコンデンサＣ１ａ，Ｃ１ｂの容量は等しい
ものとする（Ｃ１ａ＝Ｃ１ｂ＝Ｃ１）。インバータＩ１
及びその入出力端子を短絡する第３のスイッチＳ３の部
分は従来と変わらない。
【００１１】スイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂ
を、入力信号レベルに応じて切替制御するために切替回
路５が設けられている。切替回路５は、図１ではＤＡコ
ンバータ２のアナログ出力（絶対値）レベルを検出し
て、これがセンター電位を中心とした所定範囲内である
か否かを判定するウインドウコンパレータを有し、その
判定結果に応じてスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ
２ｂ及びコンデンサＣ１ａ，Ｃ１ｂの接続状態を切り換
える機能を有する。ＤＡコンバータの出力に応じてスイ
ッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂの切替動作を図４
に示す。具体的には、ＤＡコンバータ２の出力がセンタ
ー電位から離れている（出力レベルが大きい）ときに
は、スイッチＳ１ｂ，Ｓ２ｂはオフ状態に保ち、スイッ
チＳ１ａ，Ｓ２ａのみを動作させる。このときコンデン
サＣ１ａ，Ｃ１ｂのうち一方のコンデンサＣ１ａのみが
利用されることになる。センター電位に近い（出力レベ
ルが小さい）ときは、スイッチＳ１ａ，Ｓ１ｂを同時
に、また次のサイクル即ちサンプルホールド回路の出力
電位を入力するときはスイッチＳ２ａ，Ｓ２ｂを同時に
動作させる。このとき二つのコンデンサＣ１ａ，Ｃ１ｂ
が並列接続状態で同時に利用される。つまり、ＤＡコン
バータの出力信号レベルに応じて、容量値の異なる二つ
の比較回路の系統が形成されることになる。
を、入力信号レベルに応じて切替制御するために切替回
路５が設けられている。切替回路５は、図１ではＤＡコ
ンバータ２のアナログ出力（絶対値）レベルを検出し
て、これがセンター電位を中心とした所定範囲内である
か否かを判定するウインドウコンパレータを有し、その
判定結果に応じてスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ
２ｂ及びコンデンサＣ１ａ，Ｃ１ｂの接続状態を切り換
える機能を有する。ＤＡコンバータの出力に応じてスイ
ッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂの切替動作を図４
に示す。具体的には、ＤＡコンバータ２の出力がセンタ
ー電位から離れている（出力レベルが大きい）ときに
は、スイッチＳ１ｂ，Ｓ２ｂはオフ状態に保ち、スイッ
チＳ１ａ，Ｓ２ａのみを動作させる。このときコンデン
サＣ１ａ，Ｃ１ｂのうち一方のコンデンサＣ１ａのみが
利用されることになる。センター電位に近い（出力レベ
ルが小さい）ときは、スイッチＳ１ａ，Ｓ１ｂを同時
に、また次のサイクル即ちサンプルホールド回路の出力
電位を入力するときはスイッチＳ２ａ，Ｓ２ｂを同時に
動作させる。このとき二つのコンデンサＣ１ａ，Ｃ１ｂ
が並列接続状態で同時に利用される。つまり、ＤＡコン
バータの出力信号レベルに応じて、容量値の異なる二つ
の比較回路の系統が形成されることになる。
【００１２】なお図１の例では、コンデンサに充電を行
うＤＡコンバータ２の出力により入力信号レベルの大小
判定を行っているが、サンプルホールド回路１の出力で
直接入力信号レベルの大小判定を行ってもよい。この場
合を図５に示す。またＤＡコンバータ２の出力はこれに
入力されるディジタルデータで決まるから、この入力デ
ィジタルデータによってレベル判定を行うようにしても
よい。その場合にはディジタルコンパレータが用いられ
る。上述のＤＡコンバータ２の出力により検出を行う場
合及びサンプルホールド回路１の出力を検出する場合
は、アナログコンパレータを用いる必要がある。一方、
入力ディジタルデータによる検出の場合には、これらの
回路全体をディジタル回路のみで構成することができ
る。
うＤＡコンバータ２の出力により入力信号レベルの大小
判定を行っているが、サンプルホールド回路１の出力で
直接入力信号レベルの大小判定を行ってもよい。この場
合を図５に示す。またＤＡコンバータ２の出力はこれに
入力されるディジタルデータで決まるから、この入力デ
ィジタルデータによってレベル判定を行うようにしても
よい。その場合にはディジタルコンパレータが用いられ
る。上述のＤＡコンバータ２の出力により検出を行う場
合及びサンプルホールド回路１の出力を検出する場合
は、アナログコンパレータを用いる必要がある。一方、
入力ディジタルデータによる検出の場合には、これらの
回路全体をディジタル回路のみで構成することができ
る。
【００１３】この実施例の基本原理を説明する。オーデ
ィオ信号は、電源電圧の中心即ちセンター電位を中心と
して振動する交流信号である。従来例及び図３にて説明
したように比較動作の前、即ちＳ３からＳ５がオンの状
態のときインバータの入出力電位はセンター電位にリセ
ットされる。入力信号レベルが小さい時は、逐次比較が
終了しデータが確定したときのＤＡコンバータ２の出力
もセンター電位にほぼ等しく、コンデンサの充電電圧は
小さい値となる。ＤＡコンバータ２がコンデンサを充電
するカーブは、ＤＡコンバータ２の出力インピーダンス
とコンデンサの容量により決まる対数曲線である。充電
に必要な時間は、コンデンサの充電電位がＤＡコンバー
タ２の出力電位に達するまでの時間であるが、誤差が
（１／２）ＬＳＢ以下になればそれ以上の精度は必要な
いので、実際には誤差が（１／２）ＬＳＢになるまでの
時間が充電に要する時間となる。これより少ない時間で
変換を行おうとすると、ＡＤコンバータとしての精度が
損なわれる。しかし、許容誤差即ち（１／２）ＬＳＢの
大きさはコンデンサに入力される信号の大小によらず一
定であるため、コンデンサに充電される電圧の大きさに
よって（１／２）ＬＳＢに入る時間は異なる。
ィオ信号は、電源電圧の中心即ちセンター電位を中心と
して振動する交流信号である。従来例及び図３にて説明
したように比較動作の前、即ちＳ３からＳ５がオンの状
態のときインバータの入出力電位はセンター電位にリセ
ットされる。入力信号レベルが小さい時は、逐次比較が
終了しデータが確定したときのＤＡコンバータ２の出力
もセンター電位にほぼ等しく、コンデンサの充電電圧は
小さい値となる。ＤＡコンバータ２がコンデンサを充電
するカーブは、ＤＡコンバータ２の出力インピーダンス
とコンデンサの容量により決まる対数曲線である。充電
に必要な時間は、コンデンサの充電電位がＤＡコンバー
タ２の出力電位に達するまでの時間であるが、誤差が
（１／２）ＬＳＢ以下になればそれ以上の精度は必要な
いので、実際には誤差が（１／２）ＬＳＢになるまでの
時間が充電に要する時間となる。これより少ない時間で
変換を行おうとすると、ＡＤコンバータとしての精度が
損なわれる。しかし、許容誤差即ち（１／２）ＬＳＢの
大きさはコンデンサに入力される信号の大小によらず一
定であるため、コンデンサに充電される電圧の大きさに
よって（１／２）ＬＳＢに入る時間は異なる。
【００１４】図２は、コンデンサの容量（インピーダン
ス）を一定、即ち充電時定数を一定として、信号レベル
の大小によりコンデンサへの充電時間が異なる様子を示
している。図示のように、同じ時定数のカーブであって
もセンター電位に近い小さな電圧を充電する時の方がセ
ンター電位から離れた大きな電圧を充電する場合に比べ
て、（１／２）ＬＳＢの範囲に入るまでの時間は少なく
て済む。逆にいえば、小さい電圧の場合には大きな容量
を使用できることになる。
ス）を一定、即ち充電時定数を一定として、信号レベル
の大小によりコンデンサへの充電時間が異なる様子を示
している。図示のように、同じ時定数のカーブであって
もセンター電位に近い小さな電圧を充電する時の方がセ
ンター電位から離れた大きな電圧を充電する場合に比べ
て、（１／２）ＬＳＢの範囲に入るまでの時間は少なく
て済む。逆にいえば、小さい電圧の場合には大きな容量
を使用できることになる。
【００１５】この実施例においては前述のように、信号
電圧が大きいときは一つのコンデンサＣ１ａのみを利用
し、信号電圧が小さいときは両方のコンデンサすＣ１
ａ，Ｃ１ｂを同時に用いる。即ち充電時定数を信号レベ
ルに応じて異ならせている。これにより、信号電圧が大
きい時にも高速充電が可能である。一方、オーディオ信
号では信号が大きいときはマスキング効果よりノイズが
気にならなくなり、信号が小さいときにノイズが耳につ
き易くなる。この実施例においては、信号が小さいとき
は容量を大きくすることになるから、小信号時のＳ／Ｎ
が改善されることになる。
電圧が大きいときは一つのコンデンサＣ１ａのみを利用
し、信号電圧が小さいときは両方のコンデンサすＣ１
ａ，Ｃ１ｂを同時に用いる。即ち充電時定数を信号レベ
ルに応じて異ならせている。これにより、信号電圧が大
きい時にも高速充電が可能である。一方、オーディオ信
号では信号が大きいときはマスキング効果よりノイズが
気にならなくなり、信号が小さいときにノイズが耳につ
き易くなる。この実施例においては、信号が小さいとき
は容量を大きくすることになるから、小信号時のＳ／Ｎ
が改善されることになる。
【００１６】この発明は上記実施例に限られない。例え
ば実施例では同じ容量のコンデンサを２個用意して、小
信号時は二つのコンデンサを並列に使用し、大信号時は
一方のコンデンサのみを使用するように切り換えた。こ
れに対して例えば、容量の異なる２個のコンデンサを用
意して、信号レベルに応じてこれらを使い分けるように
してもよい。また２個より多くのコンデンサを並列接続
して構成してもよい。
ば実施例では同じ容量のコンデンサを２個用意して、小
信号時は二つのコンデンサを並列に使用し、大信号時は
一方のコンデンサのみを使用するように切り換えた。こ
れに対して例えば、容量の異なる２個のコンデンサを用
意して、信号レベルに応じてこれらを使い分けるように
してもよい。また２個より多くのコンデンサを並列接続
して構成してもよい。
【００１７】
【発明の効果】以上述べたようにこの発明によれば、比
較回路部のコンデンサ容量を信号レベルに応じて切替制
御することにより、変換動作の高速性と高性能化を同時
に実現した逐次比較型のＡＤコンバータ回路を提供する
ことができる。
較回路部のコンデンサ容量を信号レベルに応じて切替制
御することにより、変換動作の高速性と高性能化を同時
に実現した逐次比較型のＡＤコンバータ回路を提供する
ことができる。
【図１】 この発明の一実施例のＡＤコンバータ回路を
示す。
示す。
【図２】 同実施例の作用を説明するためのコンデンサ
充電波形を示す。
充電波形を示す。
【図３】 従来のＡＤコンバータ回路を示す。
【図４】 実施例の動作を説明するための図である。
【図５】 他の実施例のＡＤコンバータ回路を示す。
１…サンプルホールド回路、２…ＤＡコンバータ、３…
比較回路、４…逐次比較変換ロジック、５…切替回路、
Ｃ１ａ，Ｃ１ｂ…コンデンサ、Ｉ１…インバータ、Ｓ１
ａ，Ｓ１ｂ…第１のスイッチ、Ｓ２ａ，Ｓ２ｂ…第２の
スイッチ、Ｓ３…第３のスイッチ。
比較回路、４…逐次比較変換ロジック、５…切替回路、
Ｃ１ａ，Ｃ１ｂ…コンデンサ、Ｉ１…インバータ、Ｓ１
ａ，Ｓ１ｂ…第１のスイッチ、Ｓ２ａ，Ｓ２ｂ…第２の
スイッチ、Ｓ３…第３のスイッチ。
Claims (2)
- 【請求項１】 順次変化する比較基準電圧を出力する基
準電圧発生手段と、この基準電圧発生手段の出力とディ
ジタル信号に変換すべきアナログ入力とがそれぞれ第
１，第２のスイッチを介して順次供給されて前記比較基
準電圧と前記アナログ入力の電圧を比較し順次ビットデ
ータを決定する比較手段とを有する逐次比較型のＡＤコ
ンバータ回路において、前記比較手段は、一端が前記第
１及び第２のスイッチに共通に接続されたコンデンサ
と、このコンデンサの他端に接続されたインバータと、
このインバータに並列接続された第３のスイッチと、前
記アナログ入力の電圧レベルに応じて前記コンデンサの
容量を切替える切替え手段とを備えたことを特徴とする
ＡＤコンバータ回路。 - 【請求項２】 前記切替え手段は、前記アナログ入力の
電圧レベルが所定値より大きいか否かを前記比較基準電
圧，前記アナログ入力のいずれか一方に基づいて判定し
て、前記電圧レベルが所定値より大きい場合に前記コン
デンサの容量を小さくする少なくとも２段階の容量切替
えを行うものであることを特徴とする請求項１記載のＡ
Ｄコンバータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257736A JP2746081B2 (ja) | 1993-09-21 | 1993-09-21 | Ａｄコンバータ回路 |
| US08/310,283 US5570091A (en) | 1993-09-21 | 1994-09-21 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257736A JP2746081B2 (ja) | 1993-09-21 | 1993-09-21 | Ａｄコンバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0795080A JPH0795080A (ja) | 1995-04-07 |
| JP2746081B2 true JP2746081B2 (ja) | 1998-04-28 |
Family
ID=17310390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5257736A Expired - Fee Related JP2746081B2 (ja) | 1993-09-21 | 1993-09-21 | Ａｄコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746081B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2577387B2 (ja) * | 1987-07-08 | 1997-01-29 | 株式会社東芝 | 逐次比較型ａｄ変換器 |
| JPH04220016A (ja) * | 1990-12-20 | 1992-08-11 | Fujitsu Ltd | 逐次比較型ａｄコンバータ |
-
1993
- 1993-09-21 JP JP5257736A patent/JP2746081B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795080A (ja) | 1995-04-07 |
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