JPS61127229A - Ｄ／ａ変換器のセトリングタイム測定装置 - Google Patents
Ｄ／ａ変換器のセトリングタイム測定装置Info
- Publication number
- JPS61127229A JPS61127229A JP24886484A JP24886484A JPS61127229A JP S61127229 A JPS61127229 A JP S61127229A JP 24886484 A JP24886484 A JP 24886484A JP 24886484 A JP24886484 A JP 24886484A JP S61127229 A JPS61127229 A JP S61127229A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、Ｄ／Ａ変換器のセトリングタイムを測定する
装置に関する。
装置に関する。
Ｃ従来の技術］
従来、Ｄ／Ａ変換器のセトリングタイムの測定は、第３
図（１）、 （２）に示すように、Ｄ／Ａ変換器のディ
ジタル入力が変化してから（ｔ”ｔ＋） 、 アナログ
出力が最終値Ｖｒｒから規定誤差ΔＶの範囲内に落ち着
くまで（ｔ＝ｔ２）の時間（ｔ２ ｔ＋）をオシロス
コープにより測定することにより行なっていた。ところ
が、一般にセトリングタイムはフルスケールのディジタ
ル入力変化に対して定義されるため、Ｄ／Ａ変換器のア
ナログ出力のダイナミックレンジが大きくなり、精度の
良好な測定が困難であり、Ｄ／Ａ変換器の分解能が大き
くなれば測定不可能となるので、従来第４図に示される
ような測定装置が使用されていた。まずディジタル信号
発生器１によりＤ／Ａ変換器２のフルスケール入力に対
応するディジタル信号を発生させてＤ／Ａ変換器２へ入
力する。このフルスケール入力ディジタル信号はＤ／Ａ
変換器２によりアナログ信号に変換され、減算器４に入
力される。さらに減算器４の出力が０となるように可変
電圧源３の出力が設定されて減算器４に入力される。そ
の後、ディジタル信号発生器１の出力をＤ／Ａ変換器２
のゼロスケールからフルスケールに対応するよう変化さ
せて、減算器４の出力が規定誤差範囲内に収まるまでの
時間をオシロスコープにより測定するものである。
図（１）、 （２）に示すように、Ｄ／Ａ変換器のディ
ジタル入力が変化してから（ｔ”ｔ＋） 、 アナログ
出力が最終値Ｖｒｒから規定誤差ΔＶの範囲内に落ち着
くまで（ｔ＝ｔ２）の時間（ｔ２ ｔ＋）をオシロス
コープにより測定することにより行なっていた。ところ
が、一般にセトリングタイムはフルスケールのディジタ
ル入力変化に対して定義されるため、Ｄ／Ａ変換器のア
ナログ出力のダイナミックレンジが大きくなり、精度の
良好な測定が困難であり、Ｄ／Ａ変換器の分解能が大き
くなれば測定不可能となるので、従来第４図に示される
ような測定装置が使用されていた。まずディジタル信号
発生器１によりＤ／Ａ変換器２のフルスケール入力に対
応するディジタル信号を発生させてＤ／Ａ変換器２へ入
力する。このフルスケール入力ディジタル信号はＤ／Ａ
変換器２によりアナログ信号に変換され、減算器４に入
力される。さらに減算器４の出力が０となるように可変
電圧源３の出力が設定されて減算器４に入力される。そ
の後、ディジタル信号発生器１の出力をＤ／Ａ変換器２
のゼロスケールからフルスケールに対応するよう変化さ
せて、減算器４の出力が規定誤差範囲内に収まるまでの
時間をオシロスコープにより測定するものである。
［発明が解決しようとする問題点］
しかしながら、上記従来の方法ではオシロスコープによ
り測定を行なうため、測定に要する時間が大きく、かつ
測定の精度が良好ではないという問題点があった。
り測定を行なうため、測定に要する時間が大きく、かつ
測定の精度が良好ではないという問題点があった。
本発明の目的は、比較的簡単な回路構成で精度が良く、
簡易な測定を行なうことができるＤ／Ａ変換器のセトリ
ングタイム測定装置を提供することにある。
簡易な測定を行なうことができるＤ／Ａ変換器のセトリ
ングタイム測定装置を提供することにある。
［問題点を解決するための手段］
本発明は減算手段の出力（アナログ信号）をＡ／Ｄ変換
して、このディジタル値が予め規定された誤差範囲に収
まるまでの時間（クロック信号）を計数してセトリング
タイムをディジタル値とじて測定するとともに、Ｄ／Ａ
変換器の出力のダイナミックレンジを小さくするための
補正用Ｄ／Ａ変換器を備えたものである。
して、このディジタル値が予め規定された誤差範囲に収
まるまでの時間（クロック信号）を計数してセトリング
タイムをディジタル値とじて測定するとともに、Ｄ／Ａ
変換器の出力のダイナミックレンジを小さくするための
補正用Ｄ／Ａ変換器を備えたものである。
すなわち、本発明のＤ／Ａ変換器のセトリングタイム測
定装置は、Ｄ／Ａ変換器の出力のダイナミックレンジを
減少するための補正用Ｄ／Ａ変換器と、Ｄ／Ａ変換器お
よび前記補正用のＤ／Ａ変換器の各アナログ出力の減算
を行なう減算手段と、クロック信号を発生するクロック
発生手段と、前記クロック信号を入力する毎に前記減算
手段の出力をディジタル信号に変換するＡ／Ｄ変換器と
、前記クロック信号を入力して計数する計数手段と、前
記Ａ／Ｄ変換器の出力が予め設定された規定誤差範囲内
になると、前記Ａ／Ｄ変換器および前記計数手段への前
記クロック信号の入力を停止させる制御手段とを有する
。
定装置は、Ｄ／Ａ変換器の出力のダイナミックレンジを
減少するための補正用Ｄ／Ａ変換器と、Ｄ／Ａ変換器お
よび前記補正用のＤ／Ａ変換器の各アナログ出力の減算
を行なう減算手段と、クロック信号を発生するクロック
発生手段と、前記クロック信号を入力する毎に前記減算
手段の出力をディジタル信号に変換するＡ／Ｄ変換器と
、前記クロック信号を入力して計数する計数手段と、前
記Ａ／Ｄ変換器の出力が予め設定された規定誤差範囲内
になると、前記Ａ／Ｄ変換器および前記計数手段への前
記クロック信号の入力を停止させる制御手段とを有する
。
したがって、Ａ／Ｄ変換器の出力が制御手段の内部に予
め設定された規定誤差範囲内になって制御手段がＡ／Ｄ
変換器および計数手段へのクロック信号の入力を停止さ
せると、このときの計数手段の出力がセトリングタイム
となる。
め設定された規定誤差範囲内になって制御手段がＡ／Ｄ
変換器および計数手段へのクロック信号の入力を停止さ
せると、このときの計数手段の出力がセトリングタイム
となる。
［実施例］
本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例に係るＤ／Ａｆ換器のセトリ
ングタイム測定装置の構成図である。
ングタイム測定装置の構成図である。
Ｄ／Ａ変換器５は測定の対象となるｎビットＤ／Ａ変換
器、Ｄ／Ａ変換器６はＤ／Ａ変換器５の出力のダイナミ
ックレンジを小さくするための補正用のｍピッ）Ｄ／Ａ
変換器である。減算器７はＤ／Ａ変換器５の出力からＤ
／Ａ変換器６の出力を減算する。Ａ／Ｄ変換器８はクロ
ック発生回路１１からクロック信号を入力する毎に減算
器７からの減算結果であるアナログ信号を交ビットのデ
ィジタル信号に変換して出力する。比較制御回路８は測
定開始時にｎ（！ｌのスイッチＳ＠−Ｓｎを端子Ｖｔ、
側から端子り側に投入した時にスイッチ１０をオンさせ
る他、予め内部にＤ／Ａ変換器５の規定誤差ΔＶが設定
されており、Ａ／Ｄ変換器８の出力が規定誤差範囲一Δ
Ｖ〜＋ΔＶにあるかどうかを判断し、この規定誤差範囲
外のときにはスイッチＩＯをオンさせ、規定誤差範囲内
になるとスイッチ１０をオフする。クロック発生回路１
１はクロック信号を発生し、スイッチｌＯを介してＡ／
Ｄ変換器８およびカウンタ！２に出力する。カウンタ１
２はクロック信号を入力して計数を行ない、計数値をに
ビットのディジタル信号で出力する。また、端子ＶＷに
はＤ／Ａ変換器５のフルスケールに相当するハイレベル
電圧が、端子ＶＬにはローレベル電圧が接続されている
。
器、Ｄ／Ａ変換器６はＤ／Ａ変換器５の出力のダイナミ
ックレンジを小さくするための補正用のｍピッ）Ｄ／Ａ
変換器である。減算器７はＤ／Ａ変換器５の出力からＤ
／Ａ変換器６の出力を減算する。Ａ／Ｄ変換器８はクロ
ック発生回路１１からクロック信号を入力する毎に減算
器７からの減算結果であるアナログ信号を交ビットのデ
ィジタル信号に変換して出力する。比較制御回路８は測
定開始時にｎ（！ｌのスイッチＳ＠−Ｓｎを端子Ｖｔ、
側から端子り側に投入した時にスイッチ１０をオンさせ
る他、予め内部にＤ／Ａ変換器５の規定誤差ΔＶが設定
されており、Ａ／Ｄ変換器８の出力が規定誤差範囲一Δ
Ｖ〜＋ΔＶにあるかどうかを判断し、この規定誤差範囲
外のときにはスイッチＩＯをオンさせ、規定誤差範囲内
になるとスイッチ１０をオフする。クロック発生回路１
１はクロック信号を発生し、スイッチｌＯを介してＡ／
Ｄ変換器８およびカウンタ！２に出力する。カウンタ１
２はクロック信号を入力して計数を行ない、計数値をに
ビットのディジタル信号で出力する。また、端子ＶＷに
はＤ／Ａ変換器５のフルスケールに相当するハイレベル
電圧が、端子ＶＬにはローレベル電圧が接続されている
。
次に本実施例の動作を説明する。
まず、ｎ個のスイッチ５１〜Ｓｎを端子ＶＨ側に投入し
、Ｄ／Ａ変換器５の各入力ビットにフルスケールの入力
ディジタル信号であるハイレベル電圧が加えられる０次
に１ｍ個のスイッチＴｌＮＴ１１のそれぞれの状態を設
定してｍビットのＤ／Ａ変換器６に入力信号を与えるこ
とにより、減算器７の出力を０あるいはＯに近い値にし
ておく。
、Ｄ／Ａ変換器５の各入力ビットにフルスケールの入力
ディジタル信号であるハイレベル電圧が加えられる０次
に１ｍ個のスイッチＴｌＮＴ１１のそれぞれの状態を設
定してｍビットのＤ／Ａ変換器６に入力信号を与えるこ
とにより、減算器７の出力を０あるいはＯに近い値にし
ておく。
そしてｎ個のスイッチ５ｌ−Ｓｎを同時に端子ＶＬ側に
投入した後、端子Ｖ）ｌ側に投入して測定が開始される
。このとき、スイッチ１Ｇは比較制御回路８によりオフ
の状態からオンの状態に変化し、クロック発生回路１１
からクロック信号がＡ／Ｄ変換器８およびカウンタ１２
に入力されて、Ａ／Ｄ変換器８は減算器７の出力をＡ／
Ｄ変換して交ビットのディジタル信号が比較制御回路３
に出力されるとともにカウンタ１２によってクロック信
号の計数が開始される。Ａ／Ｄ変換器８の出力が規定誤
差範囲−Ｖ〜÷Ｖ外である間は比較制御回路３によって
スイッチ１０はオン状態を保ち、カウンタ１２で計数が
続けられる。さて、Ａ／Ｄ変換器８の出力が規定誤差範
囲内になると、比較制御回路８によってスイッチ１０が
オフ状態となるので、このときのカウンタ１２の計数値
を読むことにより、Ｄ／Ａ変換器５の入力ディジタル信
号がゼロスケールからフルスケールへと変化するときの
セトリングタイムが測定される。
投入した後、端子Ｖ）ｌ側に投入して測定が開始される
。このとき、スイッチ１Ｇは比較制御回路８によりオフ
の状態からオンの状態に変化し、クロック発生回路１１
からクロック信号がＡ／Ｄ変換器８およびカウンタ１２
に入力されて、Ａ／Ｄ変換器８は減算器７の出力をＡ／
Ｄ変換して交ビットのディジタル信号が比較制御回路３
に出力されるとともにカウンタ１２によってクロック信
号の計数が開始される。Ａ／Ｄ変換器８の出力が規定誤
差範囲−Ｖ〜÷Ｖ外である間は比較制御回路３によって
スイッチ１０はオン状態を保ち、カウンタ１２で計数が
続けられる。さて、Ａ／Ｄ変換器８の出力が規定誤差範
囲内になると、比較制御回路８によってスイッチ１０が
オフ状態となるので、このときのカウンタ１２の計数値
を読むことにより、Ｄ／Ａ変換器５の入力ディジタル信
号がゼロスケールからフルスケールへと変化するときの
セトリングタイムが測定される。
本実施例では、各Ｄ／Ａ変換器５，６に入力ディジタル
信号を与える手段として、端子ＶＨにハイレベル電圧、
端子ＶＬにローレベル電圧を加えておき、各ビットごと
にスイッチＳＩｗｓｎあるいはスイッチＴｉ−Ｔｓによ
り切り換える方法を示したが、コンピュータからのディ
ジタル信号をラッチ回路によりラッチした後、各Ｄ／Ａ
変換器５，６に入力してもよい、また、比較制御回路３
によるスイッチ１０の制御をコンピュータで行なっても
よい。
信号を与える手段として、端子ＶＨにハイレベル電圧、
端子ＶＬにローレベル電圧を加えておき、各ビットごと
にスイッチＳＩｗｓｎあるいはスイッチＴｉ−Ｔｓによ
り切り換える方法を示したが、コンピュータからのディ
ジタル信号をラッチ回路によりラッチした後、各Ｄ／Ａ
変換器５，６に入力してもよい、また、比較制御回路３
によるスイッチ１０の制御をコンピュータで行なっても
よい。
Ｎ１１２図はこのようなコンピュータを用いた実施例の
構成図である。
構成図である。
コンピュータ１３からのディジタル信号がラッチ回路１
４．１５を介してＤ／Ａ変換器５．８にそれぞれ入力さ
れ、第１図の実施例と同様に減算器７の出力が０あるい
は０に近い値になるように設定される。なお、Ｄ／Ａ変
換器５および８．減算器７゜Ａ／Ｄ変換器８．クロック
発生回路１１．カウンタ１２はそれぞれ第１図の実施例
と同一のものである。さて、Ａ／Ｄ変換器８のディジタ
ル出力信号はラッチ回路１６を介してコンピュータ１３
に入力される。コンピュータ１３はこのラッチ回路１６
からの入力に基づいて、第１図の実施例と同様に、Ａ／
Ｄ変換器８の出力が規定誤差範囲内に収まっているかど
うかを判断しつつ、Ａ／Ｄ変換器８およびカウンタ１２
に与えるクロック信号を発生するクロック発生回路１１
を制御し、Ａ／Ｄ変換器８の出力が規定誤差範囲内に落
ち着いた時点において、クロック発生回路１１の動作を
停止させ、そのときのカウンタ１２の出力をラッチ回路
１７を介して入力し、Ｄ／Ａ変換器５のセトリングタイ
ムを測定する。
４．１５を介してＤ／Ａ変換器５．８にそれぞれ入力さ
れ、第１図の実施例と同様に減算器７の出力が０あるい
は０に近い値になるように設定される。なお、Ｄ／Ａ変
換器５および８．減算器７゜Ａ／Ｄ変換器８．クロック
発生回路１１．カウンタ１２はそれぞれ第１図の実施例
と同一のものである。さて、Ａ／Ｄ変換器８のディジタ
ル出力信号はラッチ回路１６を介してコンピュータ１３
に入力される。コンピュータ１３はこのラッチ回路１６
からの入力に基づいて、第１図の実施例と同様に、Ａ／
Ｄ変換器８の出力が規定誤差範囲内に収まっているかど
うかを判断しつつ、Ａ／Ｄ変換器８およびカウンタ１２
に与えるクロック信号を発生するクロック発生回路１１
を制御し、Ａ／Ｄ変換器８の出力が規定誤差範囲内に落
ち着いた時点において、クロック発生回路１１の動作を
停止させ、そのときのカウンタ１２の出力をラッチ回路
１７を介して入力し、Ｄ／Ａ変換器５のセトリングタイ
ムを測定する。
［発明の効果］
以上説明したように、本発明には次のような効果がある
。
。
（１）測定の対象となるＤ／Ａ変換器にフルスケールの
ディジタル信号を与え、他の補正用のＤ／Ａ変換器には
減算手段の出力が０あるいは０に近い値になるようなデ
ィジタル信号を与えておくことにより、減算手段の出力
、すなわちＡ／Ｄ変換器へのアナログ入力信号のダイナ
ミックレンジを小さくできるので、精度の良好な測定が
可能となる。
ディジタル信号を与え、他の補正用のＤ／Ａ変換器には
減算手段の出力が０あるいは０に近い値になるようなデ
ィジタル信号を与えておくことにより、減算手段の出力
、すなわちＡ／Ｄ変換器へのアナログ入力信号のダイナ
ミックレンジを小さくできるので、精度の良好な測定が
可能となる。
（２）減算手段の出力がＡ／Ｄ変換器でディジタル値に
変換され、このディジタル値が規定誤差範囲内に収まっ
た時点までに要したクロック数によりセトリングタイム
を測定するため、さらに精度の良好な測定が可能である
。
変換され、このディジタル値が規定誤差範囲内に収まっ
た時点までに要したクロック数によりセトリングタイム
を測定するため、さらに精度の良好な測定が可能である
。
（３）オシロスコープにより時間間隔を測定するのに比
較して、Ａ／Ｄ変換器に与えたクロック数、により時間
検出を行なうので、測定が非常に簡易になり、測定時間
が大幅に短縮される。
較して、Ａ／Ｄ変換器に与えたクロック数、により時間
検出を行なうので、測定が非常に簡易になり、測定時間
が大幅に短縮される。
第１図は本発明の一実施例に係るＤ／Ａ変換器のセトリ
ングタイム測定装置の構成図、第２図は他の実施例の構
成図、第３図（１）、 （２）はそれぞれＤ／Ａ変換器
のセトリングタイムを′示すディジタル入力とアナログ
出力の波形図、第４図は従来例の構成図である。 ５・・・Ｄ／Ａ変換器、 ６・・・Ｄ／Ａ変換器、７
・・・減算器、 ８・・・Ａ／Ｄ変換器、９・
・・比較制御回路、ｌＯ・・・スイッチ、１１・・・ク
ロック発生回路、 １２・・・カウンタ、 １３・・・コンピュータ
。 １４〜１７・・・ラッチ回路。 特許出願人 日本電気株式会社 第３図
ングタイム測定装置の構成図、第２図は他の実施例の構
成図、第３図（１）、 （２）はそれぞれＤ／Ａ変換器
のセトリングタイムを′示すディジタル入力とアナログ
出力の波形図、第４図は従来例の構成図である。 ５・・・Ｄ／Ａ変換器、 ６・・・Ｄ／Ａ変換器、７
・・・減算器、 ８・・・Ａ／Ｄ変換器、９・
・・比較制御回路、ｌＯ・・・スイッチ、１１・・・ク
ロック発生回路、 １２・・・カウンタ、 １３・・・コンピュータ
。 １４〜１７・・・ラッチ回路。 特許出願人 日本電気株式会社 第３図
Claims (1)
- 【特許請求の範囲】 Ｄ／Ａ変換器のセトリングタイムを測定する測定装置に
おいて、 前記Ｄ／Ａ変換器の出力のダイナミックレンジを減少す
るための補正用Ｄ／Ａ変換器と、 前記Ｄ／Ａ変換器および前記補正用Ｄ／Ａ変換器の各ア
ナログ出力の減算を行なう減算手段と、クロック信号を
発生するクロック発生手段と、前記クロック信号を入力
する毎に前記減算手段の出力をディジタル信号に変換す
るＡ／Ｄ変換器と、 前記クロック信号を入力して計数する計数手段と、 前記Ａ／Ｄ変換器の出力が予め設定された規定誤差範囲
内になると、前記Ａ／Ｄ変換器および前記計数手段への
前記クロック信号の入力を停止させる制御手段とを有す
ることを特徴とするＤ／Ａ変換器のセトリングタイム測
定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24886484A JPS61127229A (ja) | 1984-11-26 | 1984-11-26 | Ｄ／ａ変換器のセトリングタイム測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24886484A JPS61127229A (ja) | 1984-11-26 | 1984-11-26 | Ｄ／ａ変換器のセトリングタイム測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61127229A true JPS61127229A (ja) | 1986-06-14 |
Family
ID=17184555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24886484A Pending JPS61127229A (ja) | 1984-11-26 | 1984-11-26 | Ｄ／ａ変換器のセトリングタイム測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61127229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528213U (ja) * | 1991-07-11 | 1993-04-16 | 株式会社エピイ | 指輪兼ネツクレス |
| JPH0631510U (ja) * | 1992-10-02 | 1994-04-26 | 有限会社ジェムス | ペンダント兼用指輪 |
-
1984
- 1984-11-26 JP JP24886484A patent/JPS61127229A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528213U (ja) * | 1991-07-11 | 1993-04-16 | 株式会社エピイ | 指輪兼ネツクレス |
| JPH0631510U (ja) * | 1992-10-02 | 1994-04-26 | 有限会社ジェムス | ペンダント兼用指輪 |
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