JP3234238B2

JP3234238B2 - アナログ・デジタル変換器

Info

Publication number: JP3234238B2
Application number: JP40539790A
Authority: JP
Inventors: ロナルド・ジェー・リーデル
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 1989-12-05
Filing date: 1990-12-05
Publication date: 2001-12-04
Anticipated expiration: 2016-12-04
Also published as: JPH03249820A; US5101206A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、積分形アナログ・デジ
タル変換器（ＡＤＣ）に関するものであり、とりわけ、
“ラン・アップ”の終了時における積分器の残留電圧
が、“ラン・ダウン”の代りに、従来のＡＤＣを用いて
求められる積分形ＡＤＣに関するものである。

【０００２】

【従来の技術】８桁半（28ビット）に及ぶ分解能と７桁
半（25ビット）の積分線形性とを備えた積分形ＡＤＣが
知られている。先行技術において、積分形ＡＤＣは、高
分解能の測定能力を有するため利用されてきたが、以前
の積分形ＡＤＣは、比較的低速であった。出力の分解能
に悪影響を及ぼすことなく、こらした積分形ＡＤＣの速
度を高めようとするさまざまな試みがなされてきた。し
かし、積分形ＡＤＣの速度は、一般に、出力の分解能に
反比例するので、こうした努力の成果には限界があっ
た。すなわち、積分形ＡＤＣの場合、一般に、速度が分
解能のトレード・オフになった。

【０００３】先行技術によるこうしたＡＤＣについて
は、図４〜図11に関連して詳述するものとする。図４に
は、先行技術によるデュアル・スロープ形積分形ＡＤＣ
が示されており、一方、図５には、図４の回路の動作原
理を表わした波形図が示されている。図示タイプのデュ
アル・スロープ形積分形ＡＤＣは、まず、スイッチＳＷ
₃ を閉じて、積分コンデンサＣを短絡させ、積分コンデ
ンサをゼロ・ボルトにすることによって作動する。次
に、時間ｔ₀ において、一定の時間長ｔ_u にわたってス
イッチＳＷ₁ を閉じることにより、未知の入力電圧（測
定すべき電圧）Ｖ_inが、抵抗器Ｒに印加される。これに
より、未知の入力電圧Ｖ_inが、所要時間ｔ_u の間に積分
されるが、この時間期間は、一般に、“ラン・アップ”
として知られている。ラン・アップが終了すると（すな
わち、スイッチＳＷ１が開くと）、積分器の出力Ｖ₀
は、次のように示すことができる：

【０００４】

【数１】

【０００５】Ｖ_inが時間不変量の場合、式（１）は、次
のようになる：Ｖ₀ （ｔ_u ）＝−Ｖ_inｔ_u ／（ＲＣ）（２）ラン・アップの終了時、Ｖ_inとは逆の極性を備えた既知
の基準電圧Ｖ_ref が、スイッチＳＷ２を閉じることによ
って同じ抵抗器に接続される。カウンタは、この時点で
作動し、図５に示すように、積分器の出力がゼロ・ボル
トと交差すると、停止する。このコンデンサの放電期間
は、一般に、“ラン・ダウン”として知られている。積
分器の出力がゼロ・ボルトと交差する時点におけるカウ
ンタの内容は、下記のように、未知の入力Ｖ_inと比例す
るものとして示すことができる：

【０００６】Ｖ₀ （ｔ₂ ）＝Ｖ₀ （ｔ_u ）−Ｖ_ref ｔ_d ／（ＲＣ）＝０（３）ここで、ｔ_d は、ラン・ダウンを完了するのに必要な時
間である（すなわち、図５におけるｔ_d ＝ｔ₂ −ｔ
_u ）。次に、式（２）を式（３）に代入することによ
り、Ｖ_inの解は：Ｖ_in＝−Ｖ_ref （ｔ_d ／ｔ_u ）（４）最後に、Ｎ_u をラン・アップ時におけるクロック周期Ｔ
_ckの数と定義し、Ｎ_d をラン・ダウン時におけるクロッ
ク周期の数と定義すると、式（４）から時間が消去され
て、次のようになる：Ｖ_in＝−Ｖ_ref （Ｎ_d ／Ｎ_u ）（５）

【０００７】従って、先行技術のデュアル・スロープ形
積分形ＡＤＣ技法によれば、Ｒ、Ｃ、及び、Ｔ_ckの値
が、式（５）から全て消去されるので、その出力は、回
路のパラメータのほとんどの値に影響を受けないという
ことになる。さらに、先行技術によるデュアル・スロー
プ形積分形ＡＤＣ技法によれば、単一回路に対し、速度
と交換に分解能をとるよう設計が施されているので、ラ
ン・アップ時間を短縮すると、測定に要する時間に応じ
て、分解能が低下する。

【０００８】ただし、先行技術によるデュアル・スロー
プ形積分形ＡＤＣ技法には、分解能と速度に限界がある
という欠点がある。とりわけ、デュアル・スロープ形積
分形ＡＤＣが測定を行なうのに要する時間Ｔｍは、下記
によって決まる：Ｔ_ｍ＝２Ｔ_ｃｋＭ（６）ここで、Ｔ_ｍは、フル・スケールの測定を行なう最短理
論時間であり、Ｔ_ｃｋは、ＡＤＣクロック周期であり、
Ｍは、フル・スケールの測定における分解能のカウント
数である。従って、式（６）から明らかなように、クロ
ック周波数が２０ＭＨｚの場合、１０，０００カウント
の分解能で信号測定を行なうには、少なくとも１ミリ秒
を要することになる。さらに、デュアル・スロープ形積
分形ＡＤＣは、広帯域回路ノイズ及び積分器の最大電圧
の揺れによって制限される。というのは、広帯域ノイズ
が、ゼロ・クロスを決定する精度に制限を加えることが
明らかになっているからである。１ミリ・ボルトを超え
る精度でゼロ・クロスを決定するのは、極めて困難であ
るため、一般に、デュアル・スロープ技法では、４ない
し５桁の分解能しか得られない。例えば、積分器の最大
電圧の揺れが１０Ｖで、精度が±１ｍＶの場合、分解能
は、１０Ｖ／１ｍＶ＝１０，０００カウントになるが、
これは、ほぼ４ないし５桁の分解能にあたる（すなわ
ち、１３ビットすなわち２^１３カウント）。

【０００９】図４に示すデュアル・スロープ形積分形Ａ
ＤＣの速度は、図６に示す１対の抵抗器、すなわち、ラ
ン・アップ用の抵抗器とラン・ダウン用の抵抗器を用い
ることによって、ほぼ２倍になった。図６のＡＤＣ回路
の場合、未知の電圧Ｖ_inは、スイッチＳＷ１を介して抵
抗器Ｒ_u に接続される。同様に、基準電圧Ｖ_ref は、ス
イッチＳＷ２を介して、ラン・アップ時に用いられる抵
抗器Ｒ_u に比べてかなり大きい抵抗Ｒ_d に接続される。
結果として、図７に示すように、ラン・アップ時間は、
２つの抵抗器の比率によって短縮されるが、ラン・ダウ
ン時には、同じ分解能が維持される。速度を増すことに
よって、抵抗器の追加が必要になり、２つの抵抗器に対
する感度が犠牲になる。すなわち：Ｖ_in＝−Ｖ_ref （Ｎ_d ／Ｎ_u ）（Ｒ_u ／Ｒ_d ）（７）

【００１０】図８には、もう１つの先行技術による積分
形ＡＤＣが示されている。図８には、マルチ・スロープ
のラン・ダウンを利用して、ラン・ダウンの実施時間を
短縮する積分形ＡＤＣが示されている。すなわち、図４
〜図７の先行技術による実施例のように、ラン・ダウン
に関して単一の抵抗器（すなわち、単一スロープ）を用
いる代りに、マルチ・スロープ・ラン・ダウン回路で
は、いくつかの抵抗器（すなわち、複数スロープ）を利
用して、図９に示すように、数回にわたってゼロ・クロ
スを求めるが、その度に精度が高くなる。１つのスロー
プともう１つのスロープとの比は、ある基数の累乗であ
り、説明のため、基数は10とする。

【００１１】図示のように、1000、 100、10、及び、１
の重みを有する４つのスロープが、用いられており、各
スロープには、その重みと極性を表わす名前が与えられ
ている。例えば、−Ｒ_b は、クロック周期当りのカウン
トが 1000 の正のスロープであり、一方、Ｒ_b ／10は、
クロック周期当りのカウントが100 の負のスロープであ
る。スロープは、電荷を積分器に転送する場合には、ス
ロープは、正であると考えられ、積分器は、反転回路で
あるため、正のスロープ時には、負の方向に移動し、負
のスロープ時には、正の方向に移動する。

【００１２】スイッチＳＷ３が、図４または図６と同様
に閉じると、ラン・アップが抵抗器Ｒ_ａの両端間に発生
する。一方、スイッチＳＷ５を閉じ、スイッチＳＷ３を
開いて、最も急なスロープ−Ｒ_ｂにスイッチすることに
よって、時間ｔ_ｕからマルチ・スロープのラン・ダウン
が開始する。このスロープは、積分器の出力が図９に示
すようにゼロと交差するまで、その状態を続け、その時
点で、ＳＷ５が開き、スイッチＳＷ２が閉じて、次のス
ロープＲ_ｂ／１０がオンになり、ついには、出力Ｖ_０が
ゼロと交差して戻ることになる。次に、スイッチＳＷ_４
が閉じて、スロープ−Ｒ_ｂ／１００が後続し、出力Ｖ_０
がゼロと交差して戻ると、次に、スイッチＳＷ１が閉じ
て、スロープ＋Ｒ_ｂ／１０００が後続する。こうして、
各スロープによって、積分器のゼロ・クロスが以前のス
ロープに比べて１０倍も精密に確定される。すなわち、
各スロープによって、ラン・ダウンに対する分解能がも
う１桁増すことになる。

【００１３】図８の先行技術による実施例の場合、各ス
ロープが、ゼロ・クロスの１クロック周期内にオフにな
ると、各接続スロープは、10クロック周期以下のゼロ・
クロスが必要になる。従って、マルチ・スロープのラン
・ダウンを完了するための理論的時間ｔ_d は、次の通り
である：ｔ_d ＜ＮＢＴ_ck （８）ここで、Ｎは、スロープ数であり、Ｂは、スロープ比の
基数である。ただし、実際には、そのゼロ・クロスのク
ロック周期内に、各スロープをオフにすることは、常に
可能とは限らないので、ラン・ダウンを完了するのに必
要な時間は、長めになる。ゼロ・クロスの検出における
遅延、及び、スロープをオフにする応答における遅延に
よって、マルチ・スロープのラン・ダウンに要する実際
の時間は、次のようになる：ｔ_d ＜ｋＮＢＴ_ck
（９）ここで、ｋは、１を超える係数である。従って、スロー
プをオフにする際の遅延によって、積分器の出力のオー
バシュートがゼロになる。結果として、オーバシュート
の各クロック周期毎に、後続のスロープは、オーバシュ
ートを克服するため、Ｂクロック周期を費やさなければ
ならない。それにもかかわらず、図８及び図９に示され
たマルチ・スローブのラン・ダウン技法によって、図４
〜図７に示されたタイプと同等のデュアル・スロープ・
タイプの積分器に比べて 125倍も高速のＡＤＣが得られ
た。

【００１４】このマルチ・スロープのラン・ダウン技法
は、最適な基数を選択することによって、より高速の測
定についても最適化された。すなわち、Ｍをラン・ダウ
ンから必要とされる分解能のカウント数とした場合、ス
ロープＮの数をＬｏｇ_B （Ｍ）で表わすと、ｔ_d ＜ｋＢ
ｌｏｇ_B （Ｍ）Ｔ_ck （10）式（10）から明らかなように、基数ｅは、必要な分解能
にとって最適な基数である。実際、式（10）に基数ｅを
用いると、基数が10の場合のラン・ダウン時間に比べて
60％速いラン・ダウン時間が得られる。

【００１５】しかしながら、速度が大幅に改良されるに
もかかわらず、いくつかの精密抵抗器及び精密比を備え
た抵抗器ネット・ワークが設けられているので、マルチ
・スロープのラン・ダウンは、実現するのにより高くつ
くことになる。とりわけ、最も厳しい比の許容差は、最
も急なスロープをもつ重みの逆数であり、線形ＡＤＣ動
作を確保するために維持しなければならない。さらに、
マルチ・スロープのラン・ダウンは、測定に制御を加
え、累算するためのより複雑な制御回路を必要とする。
従って、速度または単純さを犠牲にせずに、より安価に
実現可能なラン・ダウン技法を開発することが望まし
い。

【００１６】一方、ＡＤＣ変換の分解能は、ラン・アッ
プ技法の修正によっても改善されてきた。例えば、マル
チ・スロープのラン・アップを利用して、ＡＤＣの分解
能を高めることができる。マルチ・スロープのラン・ア
ップはデュアル・スロープのラン・アップを修正したも
のであり、これによってＡＤＣは、積分回路ハード・ウ
ェアの物理的限界をかなり超えた有効電圧の揺れが可能
になる。この技法では、ラン・アップ時に、積分器の入
力に対する基準電荷の周期的な加算及び減算を行なっ
て、未知の入力Ｖ_in＋基準電荷Ｖ_ref による電荷が、積
分器を飽和させるほど大きくならないようにする必要が
ある。ラン・アップ時に、積分器に転送される基準電荷
の総量を明らかにし、この数をラン・ダウンの結果に加
算することによって、結果得られる測定値の分解能を大
幅に高めることができる。図10には、マルチ・スロープ
のラン・アップを実現するための回路が例示されてい
る。

【００１７】図10に示すように、一定量の時間にわた
り、スイッチＳＷ_a を介して抵抗器Ｒ_a に正の基準電圧
＋Ｖ_ref を加え、あるいは、スイッチＳＷ_b を介して抵
抗器Ｒ_b に負の基準電圧−Ｖ_ref を加えることによっ
て、精密な量の基準電荷が発生する。結果として、マル
チ・スロープのラン・ダウンと同様、正電圧Ｖ_ref によ
って積分器に電荷が加えられ、一方、負電圧−Ｖ_ref に
よって積分器から電荷が引かれることになる。該回路に
対し、抵抗器Ｒ_a 及びＲ_b の両端間における電流が、フ
ル・スケールの入力信号によって発生する電流をわずか
に上まわる等しい大きさになるような設計が施されてい
る場合、基準電流は、常に、入力信号の結果として累積
する電荷を除去することが可能になる。従って、例え
ば、比較器を用いて積分器の出力の極性を周期的に検知
し、スイッチＳＷ_a またはＳＷ_b を適正に閉じて、積分
器の出力を強制的にゼロに向かって、あるいは、ゼロを
越えるように移動させることによって、積分器が飽和し
ないようにすることができる。

【００１８】図11には、典型的なマルチ・スロープのラ
ン・アップ波形が示されており、ダッシュ・ラインが、
有効電圧の揺れを表わしている（基準電荷は積分器に入
力されていない）。図11から明らかなように、積分器の
出力は、該回路の限界内にとどまるが、有効電圧の揺れ
は、限界をはるかに超えたランプ動作を示す。従って、
こうしたマルチ・スロープのラン・アップ技法には、図
４〜図９に示すデュアル・スロープのラン・アップに比
べて２つの明確な利点がある。すなわち、（１）積分器
を飽和させることなく、ラン・アップを任意の時間長に
わたって継続することが可能であり、（２）ラン・ダウ
ン時だけでなく、ラン・アップ時も分解能を高めること
ができる。

【００１９】マルチ・スロープのラン・アップ技法によ
って、分解能の向上が可能になるが、マルチ・スロープ
のラン・ダウンと共に利用すると、結果として読取りに
要する時間期間は、高分解能の出力の場合、かなり長く
なる可能性がある。例えば、約６桁の分解能の場合、マ
ルチ・スロープのラン・ダウンを実施するだけで、約15
0 マイクロ秒が必要になる。さらに、この目的のため
に、専用の高速論理回路に加え、極めて高価な特注の集
積回路要素も用いなければならない。従って、ラン・ダ
ウンの時間期間を短縮して、速度を高め、分解能と線形
性を犠牲にすることなく、ＡＤＣの費用有効性を増すこ
とができるようにするのが望ましい。

【００２０】

【発明が解決しようとする課題】本発明の課題は上述し
た従来技術の問題点を解消し、分解能と線形性とを犠牲
にすることなく、変換速度の速い、安価なアナログ・デ
ジタル変換器を提供することにある。

【００２１】

【課題を解決するための手段】本発明によれば、高速、
高分解能で、線形性が高いが、安価なアナログ・デジタ
ル変換器（ＡＤＣ）が得られる。本発明のＡＤＣは、所
定数の時間間隔にわたって入力アナログ信号を積分する
ための手段と、所定数の時間間隔の終了時に残っている
残留アナログ信号を残留デジタル信号に変換する手段
と、残留デジタル信号の較正を行なって、スロープ・カ
ウントの端数を表わすようにする手段から構成される。
積分手段は、正のスロープ・カウントに対応する所定の
時間間隔数に関して正であり、負のスロープ・カウント
に対応する所定の時間間隔の残りの数に関して負である
出力信号を送り出す。次に、（１）スロープ・カウント
の端数と、（２）正のスロープ・カウントと負のスロー
プ・カウントの差、との合計にほぼ等しい大きさをもつ
全スロープ・カウントから、アナログ入力に相当するデ
ジタル入力を表わした出力デジタル信号が決定される。

【００２２】本発明のＡＤＣは、入力アナログ信号の電
圧を測定し、表示するデジタル・マルチ・メータにも利
用することが可能である。本発明のこの態様による装置
は、所定の時間間隔数にわたって、入力アナログ信号を
積分するマルチ・スロープのラン・アップ回路から構成
され、マルチ・スロープのラン・アップ回路は、所定の
時間間隔数のうち第１の数の間、正のランプ動作を行な
い、所定の時間間隔数のうち第２の数の間、負のランプ
動作を行なう。マルチ・メータは、さらに、マルチ・ス
ロープのラン・アップ回路の残留アナログ電圧出力を残
留デジタル信号に変換するためのアナログ・デジタル変
換器と、マルチ・スロープのラン・アップ回路の少なく
とも１つの端数時間間隔として残留デジタル信号を表わ
す較正手段を含むラン・ダウン回路構成を備え、その結
果、（１）少なくとも１つの端数時間間隔と、（２）第
１の時間間隔数と第２の時間間隔数の差、との合計が、
入力アナログ信号の電圧の大きさにほぼ線形比例するよ
うになる。

【００２３】本発明によるアナログ・デジタル変換方法
には、残留ＡＤＣ出力を較正してスロープ・カウントで
表わせるようにすることが含まれている。とりわけ、本
発明のこの態様に従って入力アナログ信号を出力デジタ
ル信号に変換する方法は、（１）所定の時間間隔数にわたって、積分器で入力アナ
ログ信号の積分を行ない、正のスロープ・カウントに対
応する所定の時間間隔数について正となり、負のスロー
プ・カウントに対応する所定の時間間隔数の残りの数に
ついて負となる積分出力が生じるようにするステップ
と、

【００２４】（２）残留アナログ・デジタル変換器を用
いて、所定の時間間隔数の終了時に残っている残留アナ
ログ信号を残留デジタル信号に変換するステップと、（３）積分器をゼロにするステップと、（４）積分器から全ての外部入力を除去して、積分器
が、所定の時間間隔の１つの持続時間にわたって、正の
ランプ動作を行なえるようにするステップと、（５）所定の時間間隔の１つの持続時間が経過すると、
積分器出力Ｖ１のサンプリングを行なって、記憶するス
テップと、（６）積分器を再びゼロにするステップと、（７）積分器から全ての外部入力を除去して、積分器
が、所定の時間間隔の１つの持続時間にわたって、負の
ランプ動作を行なえるようにするステップと、（８）所定の時間間隔の１つの持続時間が経過すると、
積分器出力Ｖ２のサンプリングを行なって、記憶するス
テップと、

【００２５】（９）残留アナログ・デジタル変換器の全
電圧範囲の大きさをＶ１及びＶ２の絶対値の合計で割っ
た商として、較正定数を計算するステップと、（10）残留デジタル信号に較正定数を掛けて、残留デジ
タル信号の較正を行ない、スロープ・カウントの端数を
表わすステップと、（11）（１）スロープ・カウントの端数と、（２）正の
スロープ・カウントと負のスロープ・カウントの差、と
の合計にほぼ等しい全スロープ・カウントから出力デジ
タル信号を計算するステップ、から構成される。

【００２６】

【実施例】本発明の望ましい実施例による積分形ＡＤＣ
の説明を図１〜図３に関連して行なうことにする。本発
明の説明は、全般に積分形ＡＤＣとして行なうが、当業
者には明らかなはずであるが、本発明のＡＤＣは、デジ
タル電圧計またはマルチ・メータに利用し、本発明のＡ
ＤＣのデジタル出力電圧がユーザに表示されるようにす
ることができる。

【００２７】本明細書の「従来の技術」に記載の先行技
術によるＡＤＣの場合のように、本発明のＡＤＣは、２
つの位相、すなわち、ラン・アップとラン・ダウンの位
相で動作する。ラン・アップは、本明細書の「従来の技
術」において詳述した技法のうち任意のものを含む任意
の既知方法で実施することができるが、単に説明のた
め、図10及び図11に関連して記述のマルチ・スロープの
ラン・アップ技法が、図１の実施例におけるラン・アッ
プ回路に用いられる。従って、本発明のＡＤＣのラン・
アップ位相は、マルチ・スロープ技法に従って説明され
るが、当業者には明らかなように、デュアル・スロープ
（マルチ・スロープ技法の極端な技法の１つ、すなわ
ち、１スロープの技法）のような任意の既知ラン・アッ
プ積分技法を用いることが可能である。

【００２８】次に、図１及び図２（ａ）〜図２（ｃ）に
関連し、本発明によるラン・アップの説明を行なう。図
１に示すように、本発明のＡＤＣは、積分器10（先行技
術によるマルチ・スロープのラン・アップ回路における
ような）、比較器20、残留ＡＤＣ30、及び、論理及び制
御回路40から構成される。積分器10は、一般に、図10に
関連して説明されるタイプのものであり、一方、比較器
20は、積分器10の出力がゼロを超えるか、あるいは、ゼ
ロ未満になるかの判定が可能な任意の装置とすることが
可能である。ＡＤＣ30は、Analog Devices AD7572 また
はBurr-Brown PCM78のような、十分な分解能を備えた、
市販の任意の高速ＡＤＣとすることができる。図１に
は、12〜14ビットのＡＤＣが示されている。最後に、論
理及び制御回路40は、比較器20及びＡＤＣ30の出力をサ
ンプリングして、分析し、下記の方法に従って制御信号
をスイッチＳ１〜Ｓ４に加えることが可能なマイクロプ
ロセッサまたはこれに匹敵する回路とすることができ
る。

【００２９】図１の実施例の動作時、まず、スイッチＳ
４が閉じて、スイッチＳ３が開き、積分器10の出力がゼ
ロになる。測定の開始時には、スイッチＳ４が開いて、
スイッチＳ３が閉じ、スイッチＳ１及びＳ２が、論理及
び制御回路40によって開く。次に、積分器10の出力が、
図２（ａ）〜図２（ｃ）の波形１〜３に示すように、入
力Ｖ_inと電流源Ｉ３の組合せによって、正のランプ動作
を開始する。積分器10は、論理及び制御回路40の命令に
従って、図示のように、持続時間Ｔ／２にわたって正の
ランプ動作を示し、ラン・アップが常に同じ方向に開始
して、精度が改善されるようにする（この時間期間につ
いては、後述のように、較正式において明らかにしなけ
ればならない）。時間期間Ｔ／２が経過すると、スイッ
チＳ₁ 及びＳ₂ が閉じ、次に、積分器10は、入力電圧Ｖ
_in、抵抗Ｒ_in、及び、電流源Ｉ１、Ｉ２及び、Ｉ３（こ
の場合、Ｉ１＝Ｉ２＝Ｉ３）の相対値によって決まる速
度で、負のランプ動作を行なう。

【００３０】もう１つの時間期間Ｔが経過すると、比較
器２０の状態がテストされる。出力が負の場合、スイッ
チＳ１及びＳ２が開き、図２（ａ）の波形１で示される
ように、積分器１０は、再び、正のランプ動作を開始す
る。一方、比較器２０の出力が正の場合、スイッチＳ１
及びＳ２は、閉じたままであり、図２（ｃ）の波形３で
示されるように、積分器１０は、負のランプ動作を続行
する。このプロセスは、必要な分解能にとって望ましい
時間期間Ｔだけ持続する（利用される時間期間が長けれ
ば、それだけ分解能が高くなる）。

【００３１】時間期間Ｔの数及び持続時間は、交流電源
ラインのノイズによって決まる。とりわけ、時間期間Ｔ
が電源ラインのサイクルの整数分の１になるように設定
することによって、60Ｈ_z 交流電源ラインのノイズによ
る影響を排除するのが望ましい。例えば、60Ｈ_z の電源
ラインは、サイクル周期が１／60秒であり、これは、Ｎ
及びＸを整数とし、Ｔを各サンプル期間の持続期間とす
ると、積分期間がＮＴ＝Ｘ／60秒の場合、ＡＤＣの読取
りに対する影響は最小になる。こうして、不必要な交流
ラインのノイズ・スパイクが排除される。

【００３２】図２（ａ）〜図２（ｃ）から明らかなよう
に、積分器10からの波形も、比較器20の出力も、入力電
圧の符号と大きさによって決まる。例えば、図２（ａ）
には、正の入力電圧Ｖ_inに関する波形が示されており、
積分器10が示す負のスロープは、正のランプ動作よりも
速い（積分器の反転効果のため）。結果として、スロー
プ・カウント全体が正であり、ラン・アップ時のスロー
プ・カウントは（積分器10が正のランプ動作を示す長さ
Ｔの時間間隔数）−（積分器10が負のランプ動作を示す
長さＴの時間間隔数）に相当する。一方、入力電圧Ｖ_in
がゼロの場合の図２（ｂ）では、積分器10は、正と負の
方向において同じ速度でランプ動作を行なうので、結果
生じるスロープ・カウントは、ゼロに等しくなる。最後
に、負の入力電圧に関する図２（ｃ）では積分器10は、
負のランプ動作を示す場合よりも正のランプ動作を示す
場合の方が高速であり、結果として負のスロープ・カウ
ントが生じる。従って、積分器10の出力は入力電圧の大
きさに従って、所定の方向のスロープが急になるが、そ
の方向は、入力電圧の符号に基づき、比較器20で決定さ
れる。

【００３３】従って、説明したばかりのように、入力電
圧Ｖ_inの大きさに関する測定値は、〔比較器20の出力が
負である（すなわち、積分器が、相応じて、正のランプ
動作を示している）時間期間Ｔの数〕−〔比較器20の出
力が正である（積分器が、負のランプ動作を示してい
る）時間期間Ｔの数〕を計算することによって求めるこ
とができる。次に、論理及び制御装置40は、比較器20の
出力をサンプリングし、スロープ・カウントを計算す
る。スロープ・カウントは、さらに、全ＡＤＣ読取り値
の最上位部分として用いられる。入力電圧は、こうし
て、ラン・アップ時に、測定サイクルにおける時間期間
Ｔの数によって決まる分解能で測定される。例えば、10
0 の時間期間Ｔは、 100分の１の分解能を意味し、もち
ろん、ラン・アップ時の時間期間Ｔの数が増すにつれ
て、出力の分解能が相応じて高まることになる。

【００３４】上述の技法を利用し、ラン・アップ時の積
分に必要な数の時間期間Ｔだけ待つことによって、理論
的には、任意の高分解能を得ることができる。ただし、
読取り速度が遅すぎて、実用になるはずがない。例え
ば、６桁の（１，０００，０００カウント）読取りを行
なうには、１００万の時間期間ｔが必要になる。従っ
て、Ｔの持続時間が８マイクロ秒の場合、１回の読取り
に８秒という、許容できない長時間を要することにな
る。従って、より短時間で分解能を高めるため、通常、
約２，０００の持続時間Ｔの期間（約１６ミリ秒）が経
過すると、ラン・アップ部分が停止される。これによっ
て、２，０００カウント（約１１ビット）の分解能が得
られる。例えば、６桁半の出力に必要とされる分解能に
必要な追加ビットは、図１〜図３に関連して後述するよ
うに、ラン・ダウンによって得られる。

【００３５】ラン・ダウン時、本発明は、ラン・アップ
後に残っている残留電圧を計算するための逐次比較変換
器として機能する。また、本発明に従って用いられるラ
ン・ダウン較正技法は、時間及び温度の変動によって生
じるコンデンサ電圧の変化のため、該システムに導入さ
れたエラーを取り除く働きをする。こうした不正確さ
は、後述のように式Ｋ及びＫ１によって明らかにされ
る。従って、本発明は、逐次比較変換器を用いて、ラン
・ダウンの代りに残留積分器電圧を測定する働きをす
る。

【００３６】すなわち、ラン・アップが終了すると、ス
イッチＳ３及びＳ１が開く（図１）。従って、積分器10
は、入力が平衡状態になり、図２（ａ）〜図２（ｃ）の
右側部分に示すように、少なくとも、短い時間期間にわ
たって出力は一定のままである。図示のように、積分器
10の出力電圧は、ラン・アップの終了時に必ずしもゼロ
・ボルトになるとは限らず、入力電圧の正確な値に従っ
て、ゼロから変動するのが普通である。図２（ａ）〜図
２（ｃ）には、残りの電圧が残留積分器電圧Ｖ_int とし
て示されており、ラン・アップの終了時に、積分器10に
残された残留電荷を精密に測定することによって、ＡＤ
Ｃ分解能の余分なビットを計算することができる。

【００３７】本明細書の背景部分に述べたように、先行
技術による回路は、複数な１組の精密抵抗器ネットワー
ク、または、全て、慎重に、互いに及びＩ１、Ｉ２及び
Ｉ３に対し整合されたＩ／10、Ｉ／100 、及び、Ｉ／10
00の値をもつ端数電流源を用いて、ラン・ダウンを実施
する。これらの電流を積分器10に対し順番にスイッチ
し、比較器10の出力をモニターすることによって、積分
器10の出力を強制的にゼロにすることができる。また、
各電流源が使用可能な期間をカウントすることによっ
て、積分器10に残った電荷の測定値を得ることが可能で
あり、分解能の余分なビットを計算することができる。
上述のように、このゼロにするプロセス、すなわち、積
分器10のゼロ・ボルトへのマルチ・スロープによるラン
・ダウンは、精密であり、正確であるが、やはり、あま
りにも遅い。さらに、こうした技法には、高価な精密コ
ンポーネントが必要になる。

【００３８】従って、本発明では、ラン・ダウンの代り
に、市販のAnalog Devices AD7572 またはBurr-Brown P
CM78といった標準的なＡＤＣ30を用いて、残留積分器出
力電圧を直接測定する技法を利用している。積分器10の
出力電圧は、６桁のＡＤＣに必要な９または10の余分な
ビット（最後のビット対は、ノイズのため消失する）を
得るのに、約11バイトの分解能で測定しさえすればすむ
ので、このために、11ビット以上の、十分な速さのＡＤ
Ｃを利用することができる。こうしたＡＤＣを利用する
と、残留積分器電圧の値を測定し、ラン・アップ時に得
られるスロープ・カウントと数学的に組み合わせて、完
全な６桁の答を得ることができる。後述のように、この
技法が有効に働くためには、ラン・ダウン時における積
分器10の出力を端数スロープ・カウントに変換し、較正
して、正確な読取りが行なわれるようにしなければなら
ない。

【００３９】本発明によれば、ラン・ダウン時のスロー
プ・カウントと残留積分器電圧を組み合せることによっ
て、下記の基本式に基づき、実際に印加される入力電圧
Ｖ_int が表わされる：Ｖ_in＝Ｇ・（Ｋ・Ｃ・Ｖ_int −Ｔ・Ｉ（スロープカウント＋１／２））／（Ｔ_end −Ｔ_start ）（11）ここで：Ｖ_in ＝測定すべき未知の入力電圧；Ｇ＝公称で１／Ｒ_inに等しい、全利得定数；Ｋ＝後述のように計算される比例定数；Ｃ＝積分コンデンサの公称値；Ｖ_int ＝ラン・アップ後の残留積分器電圧；Ｔ＝各スロープ期間の持続時間；Ｉ＝Ｉ１＝Ｉ２＝Ｉ３、電流源の値；スロープ・カウント＝（積分器が正のランプ動作を示す
間隔Ｔの数）−（積分器が負のランプ動作を示す間隔Ｔ
の数）；Ｔ_end −Ｔ_start ＝積分の総時間長。

【００４０】式（11）は、次のように書くことができ
る：Ｖ_in＝（Ｇ／（Ｔ_end −Ｔ_start ））・Ｔ・Ｉ（Ｖ_int ・Ｋ・Ｃ／（Ｔ・Ｉ）＋（スロープ・カウント＋１／２））（12）こうして表わされた式（12）は、２つの項、すなわち、
残留積分器電圧Ｖ_int に比例した項と、ラン・アップ時
におけるスロープ・カウントに比例した項から構成され
る。このスロープ・カウントの項は、スロープ・カウン
トの整数値しか変化しないので、従って、ＡＤＣ読取り
の最上位部分すなわち“粗い”部分を表わしている。一
方、Ｖ_int に比例した項は、スロープ・カウントの端数
部分を表わしているので、従って、ＡＤＣ読取りの最下
位部分すなわち“細かい”部分を表わしている。

【００４１】式（12）のパラメータは、定数Ｋを除け
ば、全て、容易に測定され、理解されるものである。式
（12）から明らかなように、項Ｋ・Ｃ／（Ｔ・Ｉ）は、
残留積分器電圧Ｖ_int と、スロープ・カウントの相当す
る端数を関連づけて、式（12）における２つの項を適正
に合計できるようにする。理論的には、Ｋの値は：Ｋ＝（２・Ｔ・Ｉ／Ｃ）（Ｔ（Ｉ＋ｉ）／（Ｃ＋ｃ））（13）であり、ここで：Ｃ＝積分コンデンサの公称値；ｃ＝Ｃ値におけるエラーの符号付き値；Ｉ＝電流源の公称値；ｉ＝Ｉ値におけるエラーの符号付き値。

【００４２】従って、Ｋを正確に計算するには、本発明
の回路は、エラー値ｃ及びｉを正確に測定するための手
段を備えていなければならない。これらの値は、温度及
び時間と共に変化するので、本発明のＡＤＣでは、Ｋの
値を導き出すため、直接または間接に、これらの値を測
定できなければならない。これが適正に行なわれない限
り、ＡＤＣの出力は、環境条件の変化につれて、較正を
変化させ、非線形性に、ことによると、非単調にさえな
りかねない。

【００４３】従って、本発明に基づいて、自動的にＫの
値を求めるアルゴリズムが開発された。これは、ＡＤＣ
を較正して、Ｋの値が間接的に得られるようにして行な
われるものであり、このプロセスについては、図３の波
形４に関連して、さらに詳細に後述する。

【００４４】本発明のＡＤＣを較正するため、スイッチ
Ｓ１、Ｓ２及びＳ３を開き、スイッチＳ４を閉じて、積
分器10をゼロにする。次に、スイッチＳ４を開いて、図
３に示すように、時間Ｔの間、外部入力がないように
し、積分器10が正のランプ動作を行なえるようにする。
次に時間Ｔが経過すると、積分器10の出力のサンプリン
グを行なって、ＡＤＣ30で測定する。この読取り値は、
図３に示すように、Ｖ１として記憶される。次に、スイ
ッチＳ４を閉じて、積分器を再びゼロにし、スイッチＳ
１及びＳ２も閉じる。次に、スイッチＳ４を開き、図３
に示すように、時間Ｔの間、外部入力がないようにし
て、積分器10が負のランプ動作を行なえるようにする。
次に、もう１つの時間間隔Ｔが経過すると、積分器10の
出力についてさらにサンプリングを行ない、ＡＤＣ30で
測定する。この読取り値は、図３に示すように、Ｖ２と
して記憶される。従って、記憶された値の差Ｖ１−Ｖ２
は、正と負の方向におけるスロープ・カウントの一方の
変化によって、積分器に残された残留電荷の量を表わし
ている。

【００４５】次に、Ｋ１＝Ｋ・Ｃ／（Ｔ・Ｉ）として定
義される第２の定数が、Ｋ１＝ＦＳ／（Ｖ１−Ｖ２）と
して計算されるが、ここで、ＦＳは、ＡＤＣ30によって
変換可能な正の最大値から負の最大値までのフル・スケ
ールの領域である。すなわち、定数Ｋ１のこの定義を用
いると、式Ｖ_int ・Ｋ１によって、Ｖ_int のＡＤＣ30読
取り値の出力電圧がスロープ・カウントの端数に直接変
換されることになる。例えば、ＡＤＣ30のフル・スケー
ルの値域が±３Ｖの場合、フル・スケールの範囲ＦＳ＝
６Ｖ。従って、較正読取り値がＶ１＝2.5 Ｖで、Ｖ２＝
−2.3 Ｖの場合、Ｖ１−Ｖ２＝4.8 ボルト。従って、Ｋ
１＝６Ｖ／ 4.8Ｖ＝1.25。従って、所定のＡＤＣ30の読
取り値に関する端数スロープ・カウントの対応する数を
求めるため、ＡＤＣ読取り値（すなわち、ＡＤＣ30の出
力）の端数部分に較正定数1.25が掛けられる。

【００４６】こうして、本発明に従って、実際の測定値
が、論理及び制御回路４０によって下記の式から計算さ
れる：総スロープ・カウント＝スロープ・カウント（ラン・アップ）＋Ｋ１（Ａ／Ｄ変換器３０の読取り値）（１４）

【００４７】次に、本発明のＡＤＣの最終読取り値を得
るため、総スロープ・カウントに、ＡＤＣを外部基準に
合わせて較正する際に導き出される広域較正定数Ｃ１が
掛けられる。すなわち：Ｖ_in（測定）＝Ｃ１・（総スロープ・カウント）（15）ここで、Ｃ１＝Ｇ・Ｔ・Ｉ／（Ｔ_end −Ｔ_start ）

【００４８】従って、ＡＤＣ30による残留積分器電圧の
読取り値の効果は、スロープ・カウントの端数部分をラ
ン・アップ時に得られるスロープ・カウントの整数に加
算して、ＡＤＣの総合分解能を伸ばすことにある。例え
ば、図１に示すように、12〜14ビットのＡＤＣが選択さ
れている場合、ＡＤＣ出力の分解能が約11ビット分増す
ことになる（ノイズに関する１対のビットを考慮に入れ
て）。

【００４９】ＡＤＣの線形性及び較正状態を保つため、
Ｋ１及びＫの値を求める上述の較正アルゴリズムは、測
定時に定期的に実施しなければならない。さらに、環境
条件が変化して、ｃ及びｉの値にかなりの影響がある場
合、とりわけ、較正の実施が必要になる。論理及び制御
回路40によるこの較正アルゴリズムの通常の実行には、
約１ミリ秒しか必要としない。従って、本発明によれ
ば、市販の標準部品と上述の較正方法だけを利用して、
６桁の分解能に加え、25読取り／秒を超える読取り速度
の線形性が可能になる。

【００５０】ラン・ダウンに専用の高速論理回路を必要
とせず、先行技術によるマルチ・スロープのラン・ダウ
ン技法に比べて速度が10倍に高められるので、本発明の
場合、ラン・ダウンの実施に約15マイクロ秒しか必要と
しないという有利な特徴がある。さらに、市販の12〜14
ビットＡＤＣをＡＤＣ30として用いることができるの
で、本発明の回路は、先行技術の回路に比べて安価であ
り、従って、コストが低下する。

【００５１】本発明の１つの実施例について詳述した
が、当該技術の熟練者には明らかなように、本発明の新
規の教示及び利点をほとんど逸脱することなく、該実施
例に多くの修正を加えることが可能である。例えば、論
理及び制御回路40は、指示された計算を実施するように
プログラムされたマイクロプロセッサである必要はな
く、代りに、プログラマブル論理アレイとすることがで
きる。

【００５２】

【発明の効果】以上説明したように、本発明を用いるこ
とにより、分解能と線形性とを犠牲にすることなく、変
換速度の速い、安価なアナログ・デジタル変換器を提供
することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】入力電圧に対するマルチ・スロープ・ラン・ア
ップ波形を示す図である。

【図３】図１の装置の較正技法を示す図である。

【図４】従来のデュアル・スロープ形積分形ＡＤＣを示
す図である。

【図５】図４の装置の一般的な波形を示す図である。

【図６】従来の増強されたデュアル・スロープ形積分形
ＡＤＣを示す図である。

【図７】図６の装置の一般的な波形を示す図である。

【図８】マルチ・スロープ形ラン・ダウン技法を用いた
従来の積分形ＡＤＣを示す図である。

【図９】図８の装置の一般的なマルチ・スロープ形ラン
・ダウン波形を示す図である。

【図10】マルチ・スロープ形ラン・アップ技法を用いた
従来の積分形ＡＤＣを示す図である。

【図11】図10の装置の一般的なマルチ・スロープ形ラン
・アップ波形を示す図である。

【符号の説明】

30：残留ＡＤＣ、40：論理及び制御回路

───────────────────────────────────────────────────── フロントページの続き (73)特許権者 399117121 395 ＰａｇｅＭｉｌｌＲｏａｄＰａｌｏＡｌｔｏ，ＣａｌｉｆｏｒｎｉａＵ．Ｓ．Ａ. (56)参考文献特開昭59−182621（ＪＰ，Ａ) 特開昭54−86259（ＪＰ，Ａ) 特開昭49−74471（ＪＰ，Ａ) 特開昭60−206324（ＪＰ，Ａ) 特開平１−220918（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】入力アナログ信号を出力デジタル信号に
変換するアナログ・デジタル変換器であって、前記入力アナログ信号を所定の数の所定の時間間隔にわ
たって積分して、正のスロープ・カウントに対応する数
の前記時間間隔の間正であり、前記所定の数から前記正
のスロープ・カウントを差し引いた残りの負のスロープ
・カウントに対応する数の前記時間間隔の間負である積
分出力を発生する積分手段と、前記所定の数の所定の時間間隔の終了時における前記積
分出力である残留アナログ信号を残留デジタル信号に変
換する変換手段と、前記残留デジタル信号を前記スロープ・カウントに変換
し、較正して前記スロープ・カウントの端数とする較正
手段と、を備えて成り、前記出力デジタル信号が、(1)前記スロ
ープ・カウントの端数と、(2)前記正のスロープ・カウ
ントと前記負のスロープ・カウントとの差、との合計に
ほぼ等しい総スロープ・カウントから決定されることを
特徴とするアナログ・デジタル変換器。
【請求項２】前記積分手段がマルチ・スロープのラン
・アップ回路を備えていることを特徴とする請求項１に
記載のアナログ・デジタル変換器。
【請求項３】前記変換手段が残留アナログ・デジタル
変換器を備えていることを特徴とする請求項２に記載の
アナログ・デジタル変換器。
【請求項４】前記較正手段が前記残留デジタル信号を
スロープ・カウントの端数に変換するための較正定数を
該残留デジタル信号に掛けることを特徴とする請求項３
に記載のアナログ・デジタル変換器。
【請求項５】前記マルチ・スロープのラン・アップ回
路に外部入力が印加されていない状態で、前記正のスロ
ープ・カウントにおける１つの変化と前記負のスロープ
・カウントにおける１つの変化とによって前記マルチ・
スロープ・ラン・アップ回路に残されたそれぞれの残留
電圧の絶対値の合計によって前記残留アナログ・デジタ
ル変換器のフル・スケール電圧の大きさを割った値にほ
ぼ等しい大きさを前記較正定数が有していることを特徴
とする請求項４に記載のアナログ・デジタル変換器。
【請求項６】前記総スロープ・カウントの大きさが、
(1)前記正のスロープ・カウントと前記負のスロープ・
カウントとの差と、(2)前記較正定数と前記残留デジタ
ル信号との積、との合計にほぼ等しいことを特徴とする
請求項５に記載のアナログ・デジタル変換器。
【請求項７】前記較正手段が、前記総スロープ・カウ
ントと広域利得較正定数との積から前記出力デジタル信
号を決定することを特徴とする請求項６に記載のアナロ
グ・デジタル変換器。
【請求項８】前記総スロープ・カウントが前記入力ア
ナログ信号の電圧の大きさにほぼ線形比例していること
を特徴とする請求項６に記載のアナログ・デジタル変換
器。
【請求項９】前記正のスロープ・カウントと前記負の
スロープ・カウントとの差が前記出力デジタル信号の最
上位ビットに対応し、前記較正定数と前記残留デジタル
信号との積が前記出力デジタル信号の最下位ビットに対
応することを特徴とする請求項６に記載のアナログ・デ
ジタル変換器。
【請求項１０】前記積分手段が、前記正および負のス
ロープ・カウントの一方が零であるような、単一ラン・
アップ・スロープを有するデュアル・スロープ積分器を
備えて成ることを特徴とする請求項１に記載のアナログ
・デジタル変換器。
【請求項１１】入力アナログ信号を出力デジタル信号
に変換する方法であって、前記入力アナログ信号を所定の数の所定の時間間隔にわ
たって積分して、正のスロープ・カウントに対応する数
の前記時間間隔の間正であり、前記所定の数から前記正
のスロープ・カウントを差し引いた残りの負のスロープ
・カウントに対応する数の時間間隔の間負である積分出
力を発生するステップと、前記所定の時間間隔数の終了時における前記積分出力で
ある残留アナログ信号を残留デジタル信号に、残留アナ
ログ・デジタル変換器を用いて変換するステップと、前記残留デジタル信号を前記スロープ・カウントに変換
し、較正して前記スロープ・カウントの端数を表わすよ
うにするステップと、を備えて成り、前記出力デジタル信号が、(1)前記スロ
ープ・カウントの端数と、(2)前記正のスロープ・カウ
ントと前記負のスロープ・カウントとの差、との合計に
ほぼ等しい総スロープ・カウントから決定されることを
特徴とする方法。
【請求項１２】前記積分ステップがマルチ・スロープ
・ラン・アップ回路によって実行されることを特徴とす
る請求項１１に記載の方法。
【請求項１３】前記較正ステップが前記残留デジタル
信号に較正定数を掛けるステップを備えて成ることを特
徴とする請求項１２に記載の方法。
【請求項１４】外部入力が前記マルチ・スロープ・ラ
ン・アップ回路に印加されていない状態で、前記正のス
ロープ・カウントにおける１つの変化と前記負のスロー
プ・カウントにおける１つの変化とによって前記マルチ
・スロープ・ラン・アップ回路に残されたそれぞれの残
留電圧の絶対値の合計によって前記残留アナログ・デジ
タル変換器のフル・スケール電圧の大きさを割ることに
よって前記較正定数の大きさを計算するステップを、前
記較正ステップがさらに備えて成ることを特徴とする請
求項１３に記載の方法。
【請求項１５】 (1)前記較正定数と前記残留デジタル
信号との積と、(2)前記正のスロープ・カウントと前記
負のスロープ・カウントとの差、との合計として、前記
総スロープ・カウントの大きさを計算するステップをさ
らに備えて成ることを特徴とする請求項１４に記載の方
法。
【請求項１６】前記総スロープ・カウントと広域利得
較正定数との積から前記出力デジタル信号を決定するス
テップをさらに備えて成ることを特徴とする請求項１５
に記載の方法。
【請求項１７】前記正のスロープ・カウントと前記負
のスロープ・カウントとの差を前記出力デジタル信号の
最上位ビットとして出力し、前記較正定数と前記残留デ
ジタル信号との積を前記出力デジタル信号の最下位ビッ
トとして出力するステップをさらに備えて成ることを特
徴とする請求項１５に記載の方法。