JPS5821921A - Ａ−ｄ変換器 - Google Patents
Ａ−ｄ変換器Info
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- JPS5821921A JPS5821921A JP56121294A JP12129481A JPS5821921A JP S5821921 A JPS5821921 A JP S5821921A JP 56121294 A JP56121294 A JP 56121294A JP 12129481 A JP12129481 A JP 12129481A JP S5821921 A JPS5821921 A JP S5821921A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01G—WEIGHING
- G01G23/00—Auxiliary devices for weighing apparatus
- G01G23/18—Indicating devices, e.g. for remote indication; Recording devices; Scales, e.g. graduated
- G01G23/36—Indicating the weight by electrical means, e.g. using photoelectric cells
- G01G23/37—Indicating the weight by electrical means, e.g. using photoelectric cells involving digital counting
- G01G23/3707—Indicating the weight by electrical means, e.g. using photoelectric cells involving digital counting using a microprocessor
- G01G23/3714—Indicating the weight by electrical means, e.g. using photoelectric cells involving digital counting using a microprocessor with feedback means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/48—Servo-type converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＡ−Ｄ変換器に関する。
従来、高分解能のＡ−Ｄ変換器は応答速度が遅い欠点が
あり、測定対象にノイズを含むため多数の測定値を平均
する必要があるような場合、測定に長時間を要する欠点
があった。例えば、電子天びんにおいて、第１図に例示
するように１回のＡ−Ｄ変換信号を得るのに例えば２．
６秒を要し、その２０個のデータの平均値を算出する場
合、被秤量物を天びん皿に載せてから表示が現れるまで
５２秒間を要する。
あり、測定対象にノイズを含むため多数の測定値を平均
する必要があるような場合、測定に長時間を要する欠点
があった。例えば、電子天びんにおいて、第１図に例示
するように１回のＡ−Ｄ変換信号を得るのに例えば２．
６秒を要し、その２０個のデータの平均値を算出する場
合、被秤量物を天びん皿に載せてから表示が現れるまで
５２秒間を要する。
また従来、２ （ｎ＝０．１．２．３．・・・）の比を
有するｎ個の抵抗器を用いた重み抵抗型Ｄ−Ａ変換器を
利用したＡ−Ｄ変換器が知られているが、高範囲の抵抗
値を正確に調製することが困難であり、実現できたとし
ても非常に高価なものとなる欠点があった。
有するｎ個の抵抗器を用いた重み抵抗型Ｄ−Ａ変換器を
利用したＡ−Ｄ変換器が知られているが、高範囲の抵抗
値を正確に調製することが困難であり、実現できたとし
ても非常に高価なものとなる欠点があった。
本発明の目的は、精密な抵抗器を必要とせず、且つ最小
ビット精度が嶋＜、短時間に多数の平均化を行なうこと
ができ、しかも安価に製作することのできるＡ−Ｄ変換
器を提供することにある。
ビット精度が嶋＜、短時間に多数の平均化を行なうこと
ができ、しかも安価に製作することのできるＡ−Ｄ変換
器を提供することにある。
本発明のＡ−Ｄ変換器は、要約すれば、ピット数が少な
く応答速度の速いＡ−Ｄ変換部と、そのときの出力する
オーバー信号又はアンダー信号により数値が増減するデ
ジタルメモリーと、そのデジタルメモリーの内容をアナ
ログ信号に逆変換するＤ−Ａ変換部と、そのＤ−Ａ変換
部の変換終了信号と同期して上記Ａ−Ｄ変換部を作動さ
せる同期手段と、当該Ａ−Ｄ変換器のアナログ入力から
上記Ｄ−Ａ変換部のアナ四グ出力を減算して上記Ａ−Ｄ
変換部の入力に導入するアナログ減算器と、上記Ａ−Ｄ
変換部のデジタル出力と上記デジタルメモリーの内容を
加算して当該Ａ−Ｄ変換器の出力を得るデジタル加算器
を有することを特徴としている。
く応答速度の速いＡ−Ｄ変換部と、そのときの出力する
オーバー信号又はアンダー信号により数値が増減するデ
ジタルメモリーと、そのデジタルメモリーの内容をアナ
ログ信号に逆変換するＤ−Ａ変換部と、そのＤ−Ａ変換
部の変換終了信号と同期して上記Ａ−Ｄ変換部を作動さ
せる同期手段と、当該Ａ−Ｄ変換器のアナログ入力から
上記Ｄ−Ａ変換部のアナ四グ出力を減算して上記Ａ−Ｄ
変換部の入力に導入するアナログ減算器と、上記Ａ−Ｄ
変換部のデジタル出力と上記デジタルメモリーの内容を
加算して当該Ａ−Ｄ変換器の出力を得るデジタル加算器
を有することを特徴としている。
本発明のＡ−Ｄ変換部は、積分方式のＶ−’Ｉ’（ｉ！
圧一時間幅）変換型Ａ−Ｄ変換回路、積分方式のＶ−Ｆ
（ｉｌ圧−周波数）変換型Ａ−Ｄ変換回路、逐次比較型
Ａ−Ｄ変換回路等により実施することができる。
圧一時間幅）変換型Ａ−Ｄ変換回路、積分方式のＶ−Ｆ
（ｉｌ圧−周波数）変換型Ａ−Ｄ変換回路、逐次比較型
Ａ−Ｄ変換回路等により実施することができる。
本発明のＤ−Ａ変換部は、パルス幅変調型Ｄ−Ａ変換、
周波数変調型Ｄ−Ａ変換のいずれにょっても実現するこ
とができる。
周波数変調型Ｄ−Ａ変換のいずれにょっても実現するこ
とができる。
本発明のデジタルメモリーは、例えば
■ アップダウンカウンタのように１ビツトずつ増加又
は減少させる型式のもの、 ■ 複数ビット、例えば４ビツト（１桁）ずつ増加又は
減少させ、オーバー信号が出ると反対に１ビツトずつ減
少させ、アンダー信号が出ると１ビツトずつ増加させる
型式のもの、或いは、 ■ まず逐次比較用レジスタのＭＳＢ（最小ビット）を
オンにし、Ｄ−Ａ変換器の出力を１／２Ｆ８（フルスケ
ール）にして、入力電圧と比較し、もし入力端子が１／
２Ｆ８より大きければＭＳＢをオンにしたまま、また、
もし１／２ＦＳより小さけれはＭＳＢをオフにして、次
の１／４Ｆ８ビツトをオンにして比較する。このように
して順次上位ビットがＬ８Ｂ（最小ビット）にいたるま
での各ビットのオン、オフを比較決定していく、いわゆ
る逐次比較型 によって実施することができる。
は減少させる型式のもの、 ■ 複数ビット、例えば４ビツト（１桁）ずつ増加又は
減少させ、オーバー信号が出ると反対に１ビツトずつ減
少させ、アンダー信号が出ると１ビツトずつ増加させる
型式のもの、或いは、 ■ まず逐次比較用レジスタのＭＳＢ（最小ビット）を
オンにし、Ｄ−Ａ変換器の出力を１／２Ｆ８（フルスケ
ール）にして、入力電圧と比較し、もし入力端子が１／
２Ｆ８より大きければＭＳＢをオンにしたまま、また、
もし１／２ＦＳより小さけれはＭＳＢをオフにして、次
の１／４Ｆ８ビツトをオンにして比較する。このように
して順次上位ビットがＬ８Ｂ（最小ビット）にいたるま
での各ビットのオン、オフを比較決定していく、いわゆ
る逐次比較型 によって実施することができる。
第２図に本発明実施例のブロック図を示す。
Ａ−Ｄ変換部１は、例えば積分方式のＶ−Ｔ交換型Ａ−
Ｄ変換回路であって、そのビット容轍は当該Ａ−Ｄ変換
器全体の容置に比べて格段に小さく、それだけに安価で
、且つ変換応答速度が速い。
Ｄ変換回路であって、そのビット容轍は当該Ａ−Ｄ変換
器全体の容置に比べて格段に小さく、それだけに安価で
、且つ変換応答速度が速い。
このＶ−Ｔ交換型Ａ−Ｄ変換回路は、基準電圧−ｖｒｅ
ｆとアナログ人力Ｖ、を８１ ｍ ８２により交互に導
入するスイッチ１１、積分器１２、コンパレータ１６、
制御部１４、カウンタ１５、及び、り四ツク発生器１６
から構成され、アナログ人力の大きさに比例したパルス
幅の信号でゲートを開かせ、このゲートを通過するクロ
ックパルス数を計数してデジタル値とするものである。
ｆとアナログ人力Ｖ、を８１ ｍ ８２により交互に導
入するスイッチ１１、積分器１２、コンパレータ１６、
制御部１４、カウンタ１５、及び、り四ツク発生器１６
から構成され、アナログ人力の大きさに比例したパルス
幅の信号でゲートを開かせ、このゲートを通過するクロ
ックパルス数を計数してデジタル値とするものである。
すなわち、第３図に示すように、はじめＳ２がオフ、Ｓ
、がオンの状態の時間１重 の間、積分器はｖ８によ
り負方向に積分され、次に８２がオン、８１がオフにな
ると積分器は−ｖｒｅｆによって積分されることになり
積分方向は正方向に逆転し、フンパレータが積分器出力
がゼロになることを検出するまでＴｒｅｆの間つづき、
以下、これらの動作を繰返す。
、がオンの状態の時間１重 の間、積分器はｖ８によ
り負方向に積分され、次に８２がオン、８１がオフにな
ると積分器は−ｖｒｅｆによって積分されることになり
積分方向は正方向に逆転し、フンパレータが積分器出力
がゼロになることを検出するまでＴｒｅｆの間つづき、
以下、これらの動作を繰返す。
制御部１４はこの時間’ｌ’ｒｅｆの間、ゲートを開い
てクロックパルスをカウンタ１５に送る。この制御部１
４は時間Ｔｒｅｆが所定の上限を超えたときオーバー信
号を発し、アナログの力が負になったときアンダー信号
を発する。
てクロックパルスをカウンタ１５に送る。この制御部１
４は時間Ｔｒｅｆが所定の上限を超えたときオーバー信
号を発し、アナログの力が負になったときアンダー信号
を発する。
デジタルメモリー６は例えばカウンタであって、オーバ
ー信号によりカウントアツプされ、アンダー信号により
カウントダウンされ、オーバー信号。
ー信号によりカウントアツプされ、アンダー信号により
カウントダウンされ、オーバー信号。
アンダー信号ともに入力のないとき位内容を記憶する。
デジタル加算器４は、Ａ−Ｄ変換部１のデジタル出力と
デジタルメモリー３の内容を加算してその結果を当該Ａ
−Ｄ変換器のデジタル変換出力として出力する。
デジタルメモリー３の内容を加算してその結果を当該Ａ
−Ｄ変換器のデジタル変換出力として出力する。
Ｄ−Ａ変換部５は、デジタルメモリー６の内容をアナロ
グ信号に逆変換するもので、例えばパルス幅変調型Ｄ−
Ａ変換器５１とローパスフィルタ５２から構成されてい
る。このパルス幅変調型Ｄ−Ａ変換器５１は、基準電圧
５６により規定される一定電圧で、且つ一定周期のパル
ス列において設定されたデジタル入力に見合ったデユー
ティ・サイクルを発生させるものである。ここで注目す
べきことは、このＤ−Ａ変換に必要なりロックパルスと
して、Ａ−Ｄ変換部１のクロック発生器１６の出力を分
周器７により分周したものを用いていることである。ま
た、制御部１４が発する変換終了信号をデジタル加算器
４に導入して加算実行時を制御していることである。こ
のクロックの同期化と加算実行の同期化は本発明の同期
手段を構成している。
グ信号に逆変換するもので、例えばパルス幅変調型Ｄ−
Ａ変換器５１とローパスフィルタ５２から構成されてい
る。このパルス幅変調型Ｄ−Ａ変換器５１は、基準電圧
５６により規定される一定電圧で、且つ一定周期のパル
ス列において設定されたデジタル入力に見合ったデユー
ティ・サイクルを発生させるものである。ここで注目す
べきことは、このＤ−Ａ変換に必要なりロックパルスと
して、Ａ−Ｄ変換部１のクロック発生器１６の出力を分
周器７により分周したものを用いていることである。ま
た、制御部１４が発する変換終了信号をデジタル加算器
４に導入して加算実行時を制御していることである。こ
のクロックの同期化と加算実行の同期化は本発明の同期
手段を構成している。
アナログ減算器６は入力端子２のアナログ入力からＤ−
Ａ変換部５のアナログ出力を減算してＡ−Ｄ変換部１の
入力端子に導入している。
Ａ変換部５のアナログ出力を減算してＡ−Ｄ変換部１の
入力端子に導入している。
次に作用を説明する。
入力端子２にアナログ信号が入力されると、小容量のＡ
−Ｄ変換部１がデジタル信号に変換するが、入力が大き
い場合、オーバースケールにな、す、オーバー信号を出
力する。このオーバー信号に、よりデジタルメモリー６
の内容がカウントアツプされ、このデジタルメモリー６
の内容がＤ−Ａ変換されて減算器６のマイナス側入力に
フィードバックされるから、Ａ−Ｄ変換部１の入力電圧
が減少する。減少した結果がまだＡ−Ｄ変換部１の測定
範囲を超えておれば、デジタルメモリー３の内容は順次
増加し、測定範囲内になったところでカウントアツプが
停止する。このときのメモリー３のデジタル値とＡ−Ｄ
変換部１の出力が加算器４により加算されて、当該Ａ−
Ｄ変換器のデジタル出力が得られる。
−Ｄ変換部１がデジタル信号に変換するが、入力が大き
い場合、オーバースケールにな、す、オーバー信号を出
力する。このオーバー信号に、よりデジタルメモリー６
の内容がカウントアツプされ、このデジタルメモリー６
の内容がＤ−Ａ変換されて減算器６のマイナス側入力に
フィードバックされるから、Ａ−Ｄ変換部１の入力電圧
が減少する。減少した結果がまだＡ−Ｄ変換部１の測定
範囲を超えておれば、デジタルメモリー３の内容は順次
増加し、測定範囲内になったところでカウントアツプが
停止する。このときのメモリー３のデジタル値とＡ−Ｄ
変換部１の出力が加算器４により加算されて、当該Ａ−
Ｄ変換器のデジタル出力が得られる。
ここで注目すべきことは、デジタルメモリー６の内容が
定まるまでには多少の時間を必要とするが、定まったの
ちは、アナログ入力の変動幅が小幅の場合、Ａ−Ｄ変換
部１の測定周期で比較的短時間に、例えば１秒間数１０
回という多数のデータを得ることができることである。
定まるまでには多少の時間を必要とするが、定まったの
ちは、アナログ入力の変動幅が小幅の場合、Ａ−Ｄ変換
部１の測定周期で比較的短時間に、例えば１秒間数１０
回という多数のデータを得ることができることである。
これを第４図に示す。従って、電子天びん、電子はかり
のように、はかり皿に被秤諷物が載ってから機構が安定
状態に達するまで多少の時間を要するが、安定点に達し
たのちは外乱による誤差を補正するため、いくつかの測
定データを平均演算して測定値とする場合に都合がよい
。特に、精密測定を行なうため数１０個ものデータの平
均値を求める場合に効果が大きい。
のように、はかり皿に被秤諷物が載ってから機構が安定
状態に達するまで多少の時間を要するが、安定点に達し
たのちは外乱による誤差を補正するため、いくつかの測
定データを平均演算して測定値とする場合に都合がよい
。特に、精密測定を行なうため数１０個ものデータの平
均値を求める場合に効果が大きい。
本発明においてもう一つ注目すべきことは、Ａ−Ｄ変換
部１とＤ−Ａ変換部５の動作を同期させ゛ているため精
度が向上したことである。すなわち、Ａ−Ｄ変換部１は
積分型又は電荷平衡型、或いは後述する電圧−周波数変
換型のように、アナログ入力を時間的に積分する方式の
ものであり、一方、Ｄ−Ａ変換部５はデジタル入力から
変換して得られた方形波信号をローパスフィルタ５２に
より平滑化する方式であるが、通常はリップルを含んで
オリ、コのリップルをローパスフィルタのみにより除去
しようとすればローパスフィルタの時定数を非常に大き
くしなければならず、出力が安定するまで長時間を要す
ることになる。これに対し本発明によれば、Ｄ−Ａ変換
部５の出力、すなわちＡ−Ｄ変換部１の入力に多少のリ
ップルが含まれていても、そのリップル周期と同期して
Ａ−Ｄ変換を行ない、或いは最終的デジタル出力となる
加算処理が行なわれるので、リップルによる誤差を相殺
したデジタル出力が得られる。
部１とＤ−Ａ変換部５の動作を同期させ゛ているため精
度が向上したことである。すなわち、Ａ−Ｄ変換部１は
積分型又は電荷平衡型、或いは後述する電圧−周波数変
換型のように、アナログ入力を時間的に積分する方式の
ものであり、一方、Ｄ−Ａ変換部５はデジタル入力から
変換して得られた方形波信号をローパスフィルタ５２に
より平滑化する方式であるが、通常はリップルを含んで
オリ、コのリップルをローパスフィルタのみにより除去
しようとすればローパスフィルタの時定数を非常に大き
くしなければならず、出力が安定するまで長時間を要す
ることになる。これに対し本発明によれば、Ｄ−Ａ変換
部５の出力、すなわちＡ−Ｄ変換部１の入力に多少のリ
ップルが含まれていても、そのリップル周期と同期して
Ａ−Ｄ変換を行ない、或いは最終的デジタル出力となる
加算処理が行なわれるので、リップルによる誤差を相殺
したデジタル出力が得られる。
また、第３図に示すように、積分器出力の下降時間Ｔ１
をＤ−Ａ変換部５のリップル周期の整数倍に選び、時間
Ｔ！と次の時間ＴＩの間の時間を時間Ｔ１に合わせてお
くことは入力信号の大きさによる変換周期の変動を防止
するのに役立つ。
をＤ−Ａ変換部５のリップル周期の整数倍に選び、時間
Ｔ！と次の時間ＴＩの間の時間を時間Ｔ１に合わせてお
くことは入力信号の大きさによる変換周期の変動を防止
するのに役立つ。
第５図に、本発明の他の実施例を示す。
この実施例は、Ａ−Ｄ変換部１が積分方式のＶ−Ｆ変換
型（電荷平衡型）Ａ−Ｄ変換回路により構成されている
。このＶ−Ｆ変換型Ａ−Ｄ変換回路は、正方向の定電流
と負方向の定電流をスイッチＳｌ と８２の交互の切換
えにより抵抗Ｒｒｅｆに通電する電流切換器１７、アナ
ログ入力回路の抵抗Ｒ１と上記抵抗１ｒｅｆの接続点の
電荷を積分する１１１分Ｗ１８、コンパレータ１９、制
御部２０、カウンタ２１、及びクロック発生器２２から
構成されている。これの動作は、制御部２０によりスイ
ッチＳ１かＳ２をり”ＣＩフッタ同期させて、一定の時
間幅でオン、オフさせる。アナログ人力ｖｌノ ツチＳ１が、負極性のときはＳ２がオン、オフして入力
を打ち消し合うように作動する。
型（電荷平衡型）Ａ−Ｄ変換回路により構成されている
。このＶ−Ｆ変換型Ａ−Ｄ変換回路は、正方向の定電流
と負方向の定電流をスイッチＳｌ と８２の交互の切換
えにより抵抗Ｒｒｅｆに通電する電流切換器１７、アナ
ログ入力回路の抵抗Ｒ１と上記抵抗１ｒｅｆの接続点の
電荷を積分する１１１分Ｗ１８、コンパレータ１９、制
御部２０、カウンタ２１、及びクロック発生器２２から
構成されている。これの動作は、制御部２０によりスイ
ッチＳ１かＳ２をり”ＣＩフッタ同期させて、一定の時
間幅でオン、オフさせる。アナログ人力ｖｌノ ツチＳ１が、負極性のときはＳ２がオン、オフして入力
を打ち消し合うように作動する。
第６図に各部の波形図を示す。
積分器１８のコンデンサＣに蓄えられる電荷が入力ｖ１
による電流１１と、スイッチを経て導入される定電流Ｉ
ｒｅｆの方形波パルスによるものにより丁度打ち消し合
う平衡状態をコンパレータ１９が検出し、これが制御部
２０にフィードバックされてこの動作が続けられる。カ
ウンタ２１はＳｌ 又はＳｌのオン、オフ回数を一定
時間計数してＡ−Ｄ変換出力としている。制御部２０は
Ｓｌ又はＳｓのオン、オフによる方形波の周波数が所定
の上限を超えたとき、アナログ入力が正ならばプラスオ
ーバー信号を発し、アナログ人力ｖ１が負になったとき
アンダー信号を発する。また、極性信号が加算器４１入
゛され、カウンタ２１の出力が正か負かを判別して加算
動作が行なわれる。
による電流１１と、スイッチを経て導入される定電流Ｉ
ｒｅｆの方形波パルスによるものにより丁度打ち消し合
う平衡状態をコンパレータ１９が検出し、これが制御部
２０にフィードバックされてこの動作が続けられる。カ
ウンタ２１はＳｌ 又はＳｌのオン、オフ回数を一定
時間計数してＡ−Ｄ変換出力としている。制御部２０は
Ｓｌ又はＳｓのオン、オフによる方形波の周波数が所定
の上限を超えたとき、アナログ入力が正ならばプラスオ
ーバー信号を発し、アナログ人力ｖ１が負になったとき
アンダー信号を発する。また、極性信号が加算器４１入
゛され、カウンタ２１の出力が正か負かを判別して加算
動作が行なわれる。
Ｄ−Ａ変換部５を制御するためのクロック発生器５４（
これはクロック発生器２２と共用してもよい）の出力を
整数に分局する分局器５５が設けられ、この分周出力が
カウンタ２１のリセット端子に導入されることでＡ−Ｄ
変換部との同期がとられる。それ以外の構成及び作用に
ついては第２図の実施例について説明したことと同様で
ある。
これはクロック発生器２２と共用してもよい）の出力を
整数に分局する分局器５５が設けられ、この分周出力が
カウンタ２１のリセット端子に導入されることでＡ−Ｄ
変換部との同期がとられる。それ以外の構成及び作用に
ついては第２図の実施例について説明したことと同様で
ある。
さらに、本発明のＡ−Ｄ変換部１の変形実施例として、
逐次比較型Ａ−Ｄ変換回路を用いることもできる。この
逐次比較型Ａ−Ｄ変換回路の構成を第７図に示す。
逐次比較型Ａ−Ｄ変換回路を用いることもできる。この
逐次比較型Ａ−Ｄ変換回路の構成を第７図に示す。
変換開始と同時に、まず逐次比較用レジスタのＭＯＢを
オンし、Ｄ−Ａ変換器の出力を１７２ フルスケールに
して入力電圧と比較し、もし、入力端子が１／２フルス
ケールより大きければＭＳＢをオンにしたまま次の１７
４ フルスケールをオンにし、もし入力電圧が１７２フ
ルスケールより小さければＭＳＢをオフにして次の１７
４ フルスケールをオンにして比較を行ない、このよう
にして順次上位ビットからＬ８Ｂに至るまでのそれぞれ
のビ、）のオン、オフを比較決定していき、最終的に入
力電圧に合致したデジタル出力を得る方式である。この
方式は高速かつ高精度であることが特長であるため、Ｄ
−Ａ変換部５の変換サイクルの時間内に数千ないし数千
のデータを得て、これをＤ−Ａ変換の１サイクルに同期
して平均値を求めることにより、リップルが平均化され
、Ｄ−Ａ変換部５内のローパスフィルタの時定数を小−
さくすることができる。
オンし、Ｄ−Ａ変換器の出力を１７２ フルスケールに
して入力電圧と比較し、もし、入力端子が１／２フルス
ケールより大きければＭＳＢをオンにしたまま次の１７
４ フルスケールをオンにし、もし入力電圧が１７２フ
ルスケールより小さければＭＳＢをオフにして次の１７
４ フルスケールをオンにして比較を行ない、このよう
にして順次上位ビットからＬ８Ｂに至るまでのそれぞれ
のビ、）のオン、オフを比較決定していき、最終的に入
力電圧に合致したデジタル出力を得る方式である。この
方式は高速かつ高精度であることが特長であるため、Ｄ
−Ａ変換部５の変換サイクルの時間内に数千ないし数千
のデータを得て、これをＤ−Ａ変換の１サイクルに同期
して平均値を求めることにより、リップルが平均化され
、Ｄ−Ａ変換部５内のローパスフィルタの時定数を小−
さくすることができる。
本発明によれば、応答速度、精度ともに優れた小容量の
Ａ−Ｄ変換部と、応答速度は遅くても精度が高く変換範
囲をカバーするＤ−Ａ変換部を用いてＡ−Ｄ変換器を構
成することにより、上述したように短時間に多数の平均
化が可能な、高精度のＡ−Ｄ変換器を安価に得ることが
できる。
Ａ−Ｄ変換部と、応答速度は遅くても精度が高く変換範
囲をカバーするＤ−Ａ変換部を用いてＡ−Ｄ変換器を構
成することにより、上述したように短時間に多数の平均
化が可能な、高精度のＡ−Ｄ変換器を安価に得ることが
できる。
第１図は従来例の作用を説明する特性図である。
第２図は本発明の実施例を示すブロック図、第３図は第
２図のＡ−Ｄ変換部１の作用を説明する波形図、第４図
は本発明の実施例の作用を説明する特性図である。第５
図は本発明の他の実施例を示すブロック図、第６図は第
５図のＡ−Ｄ変換部１の作用を説明する波形図、第７図
は本発明のさらに他の実施例のＡ−Ｄ変換部を示すプ田
ツク図である。 １・・・・・・Ａ−Ｄ変換部、 ２・・・・・・入力端子、 ３・・・・・・デジタルメモリー、 ４・・・・・・デジタル加算器、 ５・・・・・・Ｄ−Ａ変換部、 ６・・・・・・アナログ減算器〇 特許出願人 株式会社 島津製作所 代 理 人 弁理士 西 １） 新築４図 第７図 テ゛身４出ｌ
２図のＡ−Ｄ変換部１の作用を説明する波形図、第４図
は本発明の実施例の作用を説明する特性図である。第５
図は本発明の他の実施例を示すブロック図、第６図は第
５図のＡ−Ｄ変換部１の作用を説明する波形図、第７図
は本発明のさらに他の実施例のＡ−Ｄ変換部を示すプ田
ツク図である。 １・・・・・・Ａ−Ｄ変換部、 ２・・・・・・入力端子、 ３・・・・・・デジタルメモリー、 ４・・・・・・デジタル加算器、 ５・・・・・・Ｄ−Ａ変換部、 ６・・・・・・アナログ減算器〇 特許出願人 株式会社 島津製作所 代 理 人 弁理士 西 １） 新築４図 第７図 テ゛身４出ｌ
Claims (3)
- （１）アナログ入力信号レベルが所定変換範囲の上限を
超えたときにオーバー信号を発し、上記所定変換範囲の
下限に満たないときにアンダー信号を発し、且つ当該Ａ
−Ｄ変換器よりも変換容量が小さいＡ−Ｄ変換部と、上
記オーバー信号によりカウントアツプし、上記アンダー
信号によりカウントダウンするデジタルメモリーと、そ
のデジタルメモリーの内容逆 をアナログ信号に溝換するＤ−Ａ変換部と、そのＤ−Ａ
変換部の変換終了信号と同期して上記Ａ−Ｄ変換部を作
動させる同期手段と、当該Ａ−Ｄ変換部のアナログ入力
から上記Ｄ−Ａ変換部のアナログ出力を減算して上記Ａ
−Ｄ変換部の入力に導入するアナログ減算器と、上記Ａ
−Ｄ変換部のデジタル出力と上記デジタルメモリーの内
容を加算して当該Ａ −り変換器の出力を得るデジタル
加算器を有するＡ−Ｄ変換器。 - （２）上記Ｄ−Ａ変換部にパルス幅変調形Ｄ−Ａ変換回
路とローパスフィルタを用い、上記Ａ−Ｄ変換部に積分
形あるいは電荷平衡形Ａ −Ｄ変換回路を用い、上記Ａ
−Ｄ変換回路を上記Ｄ−Ａ変換回路のパルス周期の整数
倍に同期させたことを特徴とする特許請求の範囲第１肴
記載のＡ−Ｄ変換器。 - （３）上記Ｄ−Ａ変換部にパルス幅変調形Ｄ−Ａ変換回
路とローパスフィルタを用い、上記Ａ−り変換部に電圧
−周波数変換形Ａ−Ｄ変換回路を用い、その電圧−周波
数変換１Ａ−Ｄ変換回路における周波数計数時間を上記
パルス幅変調形Ｄ−Ａ変換回路のパルス周期の整数倍に
設定したことを特徴とする特許請求の範囲第１項記載の
Ａ−Ｄ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121294A JPS5821921A (ja) | 1981-07-31 | 1981-07-31 | Ａ−ｄ変換器 |
| DE8282303972T DE3279144D1 (en) | 1981-07-31 | 1982-07-27 | A-d converter for use in an electronic balance |
| EP82303972A EP0072144B1 (en) | 1981-07-31 | 1982-07-27 | A-d converter for use in an electronic balance |
| US06/402,582 US4511883A (en) | 1981-07-31 | 1982-07-28 | A-D Converter for use in an electronic balance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121294A JPS5821921A (ja) | 1981-07-31 | 1981-07-31 | Ａ−ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821921A true JPS5821921A (ja) | 1983-02-09 |
| JPS6237847B2 JPS6237847B2 (ja) | 1987-08-14 |
Family
ID=14807690
Family Applications (1)
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|---|---|---|---|
| JP56121294A Granted JPS5821921A (ja) | 1981-07-31 | 1981-07-31 | Ａ−ｄ変換器 |
Country Status (4)
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-
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- 1982-07-27 EP EP82303972A patent/EP0072144B1/en not_active Expired
- 1982-07-28 US US06/402,582 patent/US4511883A/en not_active Expired - Fee Related
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