JP2555711B2 - 信号変換器 - Google Patents
信号変換器Info
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- JP2555711B2 JP2555711B2 JP63247880A JP24788088A JP2555711B2 JP 2555711 B2 JP2555711 B2 JP 2555711B2 JP 63247880 A JP63247880 A JP 63247880A JP 24788088 A JP24788088 A JP 24788088A JP 2555711 B2 JP2555711 B2 JP 2555711B2
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- Japan
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、積分方式を用いた時間幅・アナログ信号変
換器とアナログ・ディジタル変換器を共通の構成要素を
用いて構成した信号変換器に関するものである。
換器とアナログ・ディジタル変換器を共通の構成要素を
用いて構成した信号変換器に関するものである。
＜従来の技術＞ 時間幅・アナログ信号変換器として、例えば基準電圧
を所定の時間，積分器により積分し、その積分電圧をサ
ンプル・ホールド回路によりホールドするようにして時
間幅に比例したアナログ電圧を取り出すようにした回路
が知られている。一方、アナログ・ディジタル変換器の
１つに積分型の変換器が知られている。この様なアナロ
グ・ディジタル変換器は基準電源，スイッチ，被測定入
力を積分する積分器、コンパレータ，カウンタ及び回路
全体の制御を司どるマイクロ・プロセッサ等で構成され
る。
を所定の時間，積分器により積分し、その積分電圧をサ
ンプル・ホールド回路によりホールドするようにして時
間幅に比例したアナログ電圧を取り出すようにした回路
が知られている。一方、アナログ・ディジタル変換器の
１つに積分型の変換器が知られている。この様なアナロ
グ・ディジタル変換器は基準電源，スイッチ，被測定入
力を積分する積分器、コンパレータ，カウンタ及び回路
全体の制御を司どるマイクロ・プロセッサ等で構成され
る。
この様な時間幅・アナログ電圧変換器とアナログ・デ
ィジタル変換器は共に積分器を用いて構成されるので、
共通部品が多い。ここで、例えば電圧発生器においては
１つの装置に時間幅・アナログ電圧変換器とアナログ・
ディジタル変換器を必要とするものがある。この様な装
置にあって、従来は時間幅・アナログ電圧変換器とアナ
ログ・ディジタル変換器を別々の構成部品を用いて構成
していた。しかし、上記したように積分器を用いた時間
幅・アナログ電圧変換器と積分型アナログ・ディジタル
変換器の構成要素は共通部品が多い。従って、この様な
時間幅・アナログ電圧変換器とアナログ・ディジタル変
換器を共通部品を用いて信号変換器として構成すれば回
路部品が節約され、安価な信号変換器を得ることができ
る。
ィジタル変換器は共に積分器を用いて構成されるので、
共通部品が多い。ここで、例えば電圧発生器においては
１つの装置に時間幅・アナログ電圧変換器とアナログ・
ディジタル変換器を必要とするものがある。この様な装
置にあって、従来は時間幅・アナログ電圧変換器とアナ
ログ・ディジタル変換器を別々の構成部品を用いて構成
していた。しかし、上記したように積分器を用いた時間
幅・アナログ電圧変換器と積分型アナログ・ディジタル
変換器の構成要素は共通部品が多い。従って、この様な
時間幅・アナログ電圧変換器とアナログ・ディジタル変
換器を共通部品を用いて信号変換器として構成すれば回
路部品が節約され、安価な信号変換器を得ることができ
る。
この様な信号変換器においては、特に時間幅・アナロ
グ電圧変換器において零出力付近の動作も安定し、又負
側の出力も得られることが好ましい。
グ電圧変換器において零出力付近の動作も安定し、又負
側の出力も得られることが好ましい。
＜発明が解決しようとする課題＞ 本発明はこの様な課題を解決する為になされたもの
で、時間幅・アナログ電圧変換器が用いられる例えば電
圧発生器等において、同時にアナログ・ディジタル変換
器が必要な場合に、両変換器の構成要素を共通に使用し
て一体化すると共に、高精度で時間幅をアナログ電圧に
変換することができると共に、負側の出力電圧も得られ
ることが出来る信号変換器を提供することを目的とした
ものである。
で、時間幅・アナログ電圧変換器が用いられる例えば電
圧発生器等において、同時にアナログ・ディジタル変換
器が必要な場合に、両変換器の構成要素を共通に使用し
て一体化すると共に、高精度で時間幅をアナログ電圧に
変換することができると共に、負側の出力電圧も得られ
ることが出来る信号変換器を提供することを目的とした
ものである。
＜課題を解決する為の手段＞ 本発明は上記の目的を達成する為に、アナログ入力又
は正，負の基準電圧をスイッチにより切替えていずれか
を入力とする積分器、零レベル及び基準電圧と前記積分
器の出力とを比較する一対の比較器、この比較器の出力
により入力の極性を判別して入力とは逆極性の基準電圧
を選択する極性判別回路、前記比較器の出力で制御され
るゲート、プリセット端子を備え前記ゲートを通過した
クロック・パルスを計数するカウンタ、このカウンタの
出力が取り込まれると共に回路全体のシーケンスを制御
するマイクロ・プロセッサ、及び前記積分器の出力をサ
ンプル・ホールドするサンプル・ホールド回路よりな
り、 時間幅・アナログ電圧変換時においては３回の積分／
逆積分サイクルを有し、夫々のサイクルとも前半は一定
時間基準電圧を積分し、その後逆極性の基準電圧を積分
し、第１のサイクルでは零レベルに達するまでの時間Tl
を求め、第２のサイクルでは基準電圧＋Esに達するまで
の時間Tsを求め、これらの時間Tl,Tsを補正計数として
第３の積分サイクルで前記カウンタで設定したプリセッ
ト時間Toに前記時間Tlを加えて制御して前記プリセット
時間Toに比例した積分電圧を得、この積分電圧を前記サ
ンプル・ホールド回路を介して取り出すように構成した
ものである。以下、実施例について説明する。
は正，負の基準電圧をスイッチにより切替えていずれか
を入力とする積分器、零レベル及び基準電圧と前記積分
器の出力とを比較する一対の比較器、この比較器の出力
により入力の極性を判別して入力とは逆極性の基準電圧
を選択する極性判別回路、前記比較器の出力で制御され
るゲート、プリセット端子を備え前記ゲートを通過した
クロック・パルスを計数するカウンタ、このカウンタの
出力が取り込まれると共に回路全体のシーケンスを制御
するマイクロ・プロセッサ、及び前記積分器の出力をサ
ンプル・ホールドするサンプル・ホールド回路よりな
り、 時間幅・アナログ電圧変換時においては３回の積分／
逆積分サイクルを有し、夫々のサイクルとも前半は一定
時間基準電圧を積分し、その後逆極性の基準電圧を積分
し、第１のサイクルでは零レベルに達するまでの時間Tl
を求め、第２のサイクルでは基準電圧＋Esに達するまで
の時間Tsを求め、これらの時間Tl,Tsを補正計数として
第３の積分サイクルで前記カウンタで設定したプリセッ
ト時間Toに前記時間Tlを加えて制御して前記プリセット
時間Toに比例した積分電圧を得、この積分電圧を前記サ
ンプル・ホールド回路を介して取り出すように構成した
ものである。以下、実施例について説明する。
＜実施例＞ 第１図は本発明に係る変換器の一実施例のブロック図
である。図において、Exは被変換のアナログ入力電圧、
＋Esは正の基準電圧源、SWは基準電圧切替え回路、S1〜
S4はスイッチ、JCは極性判別回路、IGは演算増幅器Ａと
コンデンサＣ及び入力抵抗Ｒとよりなる積分器である。
アナログ入力ExはスイッチS1を介して積分器IGに加えら
れる。基準電圧源＋EsはスイッチS2を介して積分器IGに
加えられると共に基準電圧切替え回路SWに加えられ、こ
の基準電圧切替え回路は負の基準電圧−Esを出力する。
基準電圧−EsはスイッチS3を介して積分器IGに加えられ
る。コンデンサＣには並列にリセット用スイッチS4が接
続されている。CP1は0Vを参照電圧とする比較器、CP2は
＋Esを参照電圧とする比較器で、夫々積分器IGの出力が
加えられる。極性判別回路JCは比較器CP1の出力を受け
て基準電圧切替え回路SWを駆動し、前記したように負の
基準電圧−Esを発生する。
である。図において、Exは被変換のアナログ入力電圧、
＋Esは正の基準電圧源、SWは基準電圧切替え回路、S1〜
S4はスイッチ、JCは極性判別回路、IGは演算増幅器Ａと
コンデンサＣ及び入力抵抗Ｒとよりなる積分器である。
アナログ入力ExはスイッチS1を介して積分器IGに加えら
れる。基準電圧源＋EsはスイッチS2を介して積分器IGに
加えられると共に基準電圧切替え回路SWに加えられ、こ
の基準電圧切替え回路は負の基準電圧−Esを出力する。
基準電圧−EsはスイッチS3を介して積分器IGに加えられ
る。コンデンサＣには並列にリセット用スイッチS4が接
続されている。CP1は0Vを参照電圧とする比較器、CP2は
＋Esを参照電圧とする比較器で、夫々積分器IGの出力が
加えられる。極性判別回路JCは比較器CP1の出力を受け
て基準電圧切替え回路SWを駆動し、前記したように負の
基準電圧−Esを発生する。
Ｇはゲート、CPはクロック・パルス、GCは比較器CP1,
CP2の出力を受け、ゲートＧを通過するクロック・パル
スCPを制御するゲート制御回路である。COUはゲートＧ
を通過したクロック・パルスCPを計数するカウンタ、μ
Ｐはマイクロ・プロセッサである。このマイクロ・プロ
セッサは、前記したゲート制御回路GCを制御すると共に
スイッチS1〜S4の開閉を制御し、かつカウンタCOUの出
力を受けて補正係数を演算してその補正係数をカウンタ
COUに与え、補正されたディジタル信号を取り出すもの
である。これら、基準電圧±Es,積分器IG,比較器CP1,ゲ
ート制御回路GC,ゲートG,カウンタCOU及びマイクロ・プ
ロセッサμＰにより二重積分器のアナログディジタル変
換器が構成される。
CP2の出力を受け、ゲートＧを通過するクロック・パル
スCPを制御するゲート制御回路である。COUはゲートＧ
を通過したクロック・パルスCPを計数するカウンタ、μ
Ｐはマイクロ・プロセッサである。このマイクロ・プロ
セッサは、前記したゲート制御回路GCを制御すると共に
スイッチS1〜S4の開閉を制御し、かつカウンタCOUの出
力を受けて補正係数を演算してその補正係数をカウンタ
COUに与え、補正されたディジタル信号を取り出すもの
である。これら、基準電圧±Es,積分器IG,比較器CP1,ゲ
ート制御回路GC,ゲートG,カウンタCOU及びマイクロ・プ
ロセッサμＰにより二重積分器のアナログディジタル変
換器が構成される。
SHはサンプル・ホールド回路で、サンプル用のスイッ
チSSと、ホールド用のコンデンサCS及びバッファー増幅
器ASとにより構成され、スイッチSSは前記積分器IGの出
力端子に接続されている。このサンプル・ホールド回路
SHと前記アナログ・ディジタル変換器を構成する回路と
で時間幅・アナログ電圧変換器が構成される。この様な
構成において、先ずアナログ・ディジタル変換の動作に
ついて第２図を用いて説明すると次の如くなる。この場
合、ゲート制御回路GCにより比較器CP2の出力は禁止さ
れ、CP1のみが動作するようになっている。
チSSと、ホールド用のコンデンサCS及びバッファー増幅
器ASとにより構成され、スイッチSSは前記積分器IGの出
力端子に接続されている。このサンプル・ホールド回路
SHと前記アナログ・ディジタル変換器を構成する回路と
で時間幅・アナログ電圧変換器が構成される。この様な
構成において、先ずアナログ・ディジタル変換の動作に
ついて第２図を用いて説明すると次の如くなる。この場
合、ゲート制御回路GCにより比較器CP2の出力は禁止さ
れ、CP1のみが動作するようになっている。
予め定められたプログラムに従って、マイクロ・プロ
セッサμＰの制御の基にスイッチS1〜S3をオフにすると
共に、S4をオンにして積分器IGをリセットした後、時刻
t1でスイッチS1をオンにして被変換のアナログ入力Exを
積分器IGに加えて積分する。スイッチS1はt1より一定時
間Tlの間オンになり、この期間積分器IGの出力は増加す
る。Tl時間経過後、スイッチS1がオフ,S2がオンにな
り、積分器IGは入力Exとは逆極性の基準電圧＋ESを積分
する。スイッチS2がオンになると同時にゲート制御回路
GCの出力によりゲートＧが開となり、クロック・パルス
CPがこのゲートを通過してカウンタCOUに加えられて計
数される。積分器IGの出力が減少し、その値が零レベル
をよぎると比較器CP1はこれを検出し、ゲートＧを閉じ
る。時刻t2から積分器出力が零レベルをよぎる時間t3ま
での期間T2は周知のように被変換のアナログ入力Exの値
に対応するもので、このT2期間ゲートＧを通過するクロ
ック・パルスCPを計数したカウンタCOUの計数値はアナ
ログ入力Exの値に対応したものとなる。カウンタCOUの
計数値はマイクロ・プロセッサμＰを介して種々の演算
が施された後，ディジタル信号としてこのマイクロ・プ
ロセッサを介して取り出される。
セッサμＰの制御の基にスイッチS1〜S3をオフにすると
共に、S4をオンにして積分器IGをリセットした後、時刻
t1でスイッチS1をオンにして被変換のアナログ入力Exを
積分器IGに加えて積分する。スイッチS1はt1より一定時
間Tlの間オンになり、この期間積分器IGの出力は増加す
る。Tl時間経過後、スイッチS1がオフ,S2がオンにな
り、積分器IGは入力Exとは逆極性の基準電圧＋ESを積分
する。スイッチS2がオンになると同時にゲート制御回路
GCの出力によりゲートＧが開となり、クロック・パルス
CPがこのゲートを通過してカウンタCOUに加えられて計
数される。積分器IGの出力が減少し、その値が零レベル
をよぎると比較器CP1はこれを検出し、ゲートＧを閉じ
る。時刻t2から積分器出力が零レベルをよぎる時間t3ま
での期間T2は周知のように被変換のアナログ入力Exの値
に対応するもので、このT2期間ゲートＧを通過するクロ
ック・パルスCPを計数したカウンタCOUの計数値はアナ
ログ入力Exの値に対応したものとなる。カウンタCOUの
計数値はマイクロ・プロセッサμＰを介して種々の演算
が施された後，ディジタル信号としてこのマイクロ・プ
ロセッサを介して取り出される。
次に、時間幅・アナログ電圧変換の動作を第３図を用
いて説明すると次の如くなる。この場合、比較器CP2の
禁止が解かれ、CP1と共に動作する。時間幅アナログ電
圧変換は以下に示す３つの積分サイクル動作で行われ
る。
いて説明すると次の如くなる。この場合、比較器CP2の
禁止が解かれ、CP1と共に動作する。時間幅アナログ電
圧変換は以下に示す３つの積分サイクル動作で行われ
る。
第１の積分サイクルについて。
スイッチS1〜S3をオフにすると共に、S4をオンにして
積分器IGをリセット状態にする。時刻t0においてスイッ
チS2をオンにし、t0より一定時間Taだけ正の基準電圧＋
Esを積分器IGに加えて積分する。ここで、スイッチS2を
オフにすると共に切替え回路SWを動作させて基準電圧を
−Esとし、スイッチS3をオンにして積分器IGの出力が零
レベルに達するまでのTb時間逆積分する。零レベルに達
したかどうかは比較器CP1によって検出される。積分開
始（t0）からCP1によって検出されるt1までの時間Tlは
マイクロ・プロセッサμＰによって検出される。
積分器IGをリセット状態にする。時刻t0においてスイッ
チS2をオンにし、t0より一定時間Taだけ正の基準電圧＋
Esを積分器IGに加えて積分する。ここで、スイッチS2を
オフにすると共に切替え回路SWを動作させて基準電圧を
−Esとし、スイッチS3をオンにして積分器IGの出力が零
レベルに達するまでのTb時間逆積分する。零レベルに達
したかどうかは比較器CP1によって検出される。積分開
始（t0）からCP1によって検出されるt1までの時間Tlは
マイクロ・プロセッサμＰによって検出される。
第２の積分サイクルについて。
時刻t1の後，スイッチS4をオンにして積分器IGをリセ
ットし、時刻t2において第１の積分サイクルと同様に先
ずTaの時間正の基準電圧＋Esを積分し、ついで基準電圧
を＋Esとは逆の極性にしてスイッチS3をオンにし、積分
器IGの出力が＋Esに達するまで逆積分する。＋Esに達し
たかどうかは比較器CP2によって検出される。ここで、
積分器出力が零レベルをよぎる点t3までの時間はサイク
ル１で検出した時間Tlに等しい。従って、零レベルから
＋Esレベルまでの時間Tsはトータルの時間Ts′からTlの
時間を差し引いたものとなる。
ットし、時刻t2において第１の積分サイクルと同様に先
ずTaの時間正の基準電圧＋Esを積分し、ついで基準電圧
を＋Esとは逆の極性にしてスイッチS3をオンにし、積分
器IGの出力が＋Esに達するまで逆積分する。＋Esに達し
たかどうかは比較器CP2によって検出される。ここで、
積分器出力が零レベルをよぎる点t3までの時間はサイク
ル１で検出した時間Tlに等しい。従って、零レベルから
＋Esレベルまでの時間Tsはトータルの時間Ts′からTlの
時間を差し引いたものとなる。
比較器CP1とCP2の出力はゲート制御回路GCに加えら
れ、この期間ゲートＧを開にし、クロック・パルスCPを
カウンタCOUで計数する。カウンタCOUの計数値はマイク
ロ・プロセッサμＰに取り込まれる。マイクロ・プロセ
ッサμＰは、積分器IGの出力が＋Esに達してから所定時
間経過後にスイッチS4をオンにして積分器IGをリセット
させる。
れ、この期間ゲートＧを開にし、クロック・パルスCPを
カウンタCOUで計数する。カウンタCOUの計数値はマイク
ロ・プロセッサμＰに取り込まれる。マイクロ・プロセ
ッサμＰは、積分器IGの出力が＋Esに達してから所定時
間経過後にスイッチS4をオンにして積分器IGをリセット
させる。
第３の積分サイクルについて。
このサイクルは時間巾Toに比例した出力Eoを得るサイ
クルである。リセット後、時刻t5において第２の積分サ
イクルと同様に先ずTa時間＋Esを積分し、ついで正の基
準電圧を＋Esとは逆の極性−EsにしてスイッチS3をオン
にし、積分器IGでこの−Esを逆積分する。ここで、カウ
ンタCOUにはプリセット端子が備えられており、このプ
リセット端子を用いて時間Toをプリセットしておく。積
分器IGは上記のように、時刻t5からTa時間経過してから
再度基準電圧−Esを積分するが、その積分時間がt6から
数えてToに達したときスイッチS3をオフにすると共に、
マイクロ・プロセッサμＰはサンプル・ホールド回路SH
のスイッチSSをオンにして積分器IGの出力をサンプリン
グし、その値をコンデンサCSでホールドする。このホー
ルドした電圧はバッファ・アンプASを介してアナログ電
圧Eoとして出力端子OUTから取り出される。この場合、
積分器IGの出力は積分時定数CRに比例して変化するの
で、その影響を除去するため、予め第２のサイクルで求
めたTsにより補正を行い、マイクロ・プロセッサμＰは
To/Tsが所望の設定値に比例するように制御する。
クルである。リセット後、時刻t5において第２の積分サ
イクルと同様に先ずTa時間＋Esを積分し、ついで正の基
準電圧を＋Esとは逆の極性−EsにしてスイッチS3をオン
にし、積分器IGでこの−Esを逆積分する。ここで、カウ
ンタCOUにはプリセット端子が備えられており、このプ
リセット端子を用いて時間Toをプリセットしておく。積
分器IGは上記のように、時刻t5からTa時間経過してから
再度基準電圧−Esを積分するが、その積分時間がt6から
数えてToに達したときスイッチS3をオフにすると共に、
マイクロ・プロセッサμＰはサンプル・ホールド回路SH
のスイッチSSをオンにして積分器IGの出力をサンプリン
グし、その値をコンデンサCSでホールドする。このホー
ルドした電圧はバッファ・アンプASを介してアナログ電
圧Eoとして出力端子OUTから取り出される。この場合、
積分器IGの出力は積分時定数CRに比例して変化するの
で、その影響を除去するため、予め第２のサイクルで求
めたTsにより補正を行い、マイクロ・プロセッサμＰは
To/Tsが所望の設定値に比例するように制御する。
ここで、実際のToの制御はｔ＝t6以降の時間を制御す
るのではなく、t5からの時間To′（To′＝Tl＋To）とし
て制御する。従って、零設定（To＝0,即ちTo′＝Tl）付
近の動作も連続的で安定に行われる。例えば、第１のサ
イクルを省略して第３のサイクルで零検出比較器CP1に
よりｔ＝t6を検出する方法も考えられるが、Toがほぼ０
の場合、比較器CP1の作動とほとんど同時にt7を設定し
なければならなくなり、マイクロ・プロセッサμＰ等の
処理が間に合わなくなる。本発明では予め、Tlを求めて
おき、ｔ＝t5から処理を行うので、ｔ＝t6付近の動作は
安定となる。即ち、零付近の動作は極めて安定となる。
るのではなく、t5からの時間To′（To′＝Tl＋To）とし
て制御する。従って、零設定（To＝0,即ちTo′＝Tl）付
近の動作も連続的で安定に行われる。例えば、第１のサ
イクルを省略して第３のサイクルで零検出比較器CP1に
よりｔ＝t6を検出する方法も考えられるが、Toがほぼ０
の場合、比較器CP1の作動とほとんど同時にt7を設定し
なければならなくなり、マイクロ・プロセッサμＰ等の
処理が間に合わなくなる。本発明では予め、Tlを求めて
おき、ｔ＝t5から処理を行うので、ｔ＝t6付近の動作は
安定となる。即ち、零付近の動作は極めて安定となる。
一方、t7＜t6として設定するようにすれば、アナログ
出力電圧Eoは負のレベルとなり、第３図のEo′で示すご
とく負の出力を得ることができる。尚、本発明の回路で
は時間幅・アナログ電圧変換器の出力レベル及びフルス
ケールレベルは全て比較器の検出レベルが基準となるも
のである。
出力電圧Eoは負のレベルとなり、第３図のEo′で示すご
とく負の出力を得ることができる。尚、本発明の回路で
は時間幅・アナログ電圧変換器の出力レベル及びフルス
ケールレベルは全て比較器の検出レベルが基準となるも
のである。
＜本発明の効果＞ 以上説明したように、本発明においては、時間幅・ア
ナログ電圧変換とアナログ・ディジタル変換機能を共通
の部品を用いて構成したので安価で、かつ時間幅・アナ
ログ電圧変換器の零出力付近の動作が安定し、しかも負
側の出力電圧を発生することのできる信号変換器が得ら
れ、電圧発生器等に用いて好適である。
ナログ電圧変換とアナログ・ディジタル変換機能を共通
の部品を用いて構成したので安価で、かつ時間幅・アナ
ログ電圧変換器の零出力付近の動作が安定し、しかも負
側の出力電圧を発生することのできる信号変換器が得ら
れ、電圧発生器等に用いて好適である。
第１図は本発明に係る信号変換器の一実施例のブロック
図、第２図及び第３図は第１図の変換器の動作を説明す
る為の図である。 IG……積分器、CP1,CP2……比較器、GC……ゲート制御
回路、Ｇ……ゲート、COU……カウンタ、μＰ……マイ
クロ・プロセッサ、SH……サンプル・ホールド回路。
図、第２図及び第３図は第１図の変換器の動作を説明す
る為の図である。 IG……積分器、CP1,CP2……比較器、GC……ゲート制御
回路、Ｇ……ゲート、COU……カウンタ、μＰ……マイ
クロ・プロセッサ、SH……サンプル・ホールド回路。
Claims (1)
- 【請求項１】アナログ入力又は正，負の基準電圧をスイ
ッチにより切替えていずれかを入力とする積分器、零レ
ベル及び基準電圧と前記積分器の出力とを比較する一対
の比較器、この比較器の出力により入力の極性を判別し
て入力とは逆極性の基準電圧を選択する極性判別回路、
前記比較器の出力で制御されるゲート、プリセット端子
を備え前記ゲートを通過したクロック・パルスを計数す
るカウンタ、このカウンタの出力が取り込まれると共に
回路全体のシーケンスを制御するマイクロ・プロセッ
サ、及び前記積分器の出力をサンプル・ホールドするサ
ンプル・ホールド回路よりなり、 時間幅・アナログ電圧変換時においては３回の積分／逆
積分サイクルを有し、夫々のサイクルとも前半は一定時
間基準電圧を積分し、その後逆極性の基準電圧を積分
し、第１のサイクルでは零レベルに達するまでの時間Tl
を求め、第２のサイクルでは基準電圧＋Esに達するまで
の時間Tsを求め、これらの時間Tl,Tsを補正計数として
第３の積分サイクルで前記カウンタで設定したプリセッ
ト時間Toに前記時間Tlを加えて制御して前記プリセット
時間Toに比例した積分電圧を得、この積分電圧を前記サ
ンプル・ホールド回路を介して取り出すように構成した
ことを特徴とする信号変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247880A JP2555711B2 (ja) | 1988-09-30 | 1988-09-30 | 信号変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247880A JP2555711B2 (ja) | 1988-09-30 | 1988-09-30 | 信号変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0295019A JPH0295019A (ja) | 1990-04-05 |
| JP2555711B2 true JP2555711B2 (ja) | 1996-11-20 |
Family
ID=17169981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63247880A Expired - Lifetime JP2555711B2 (ja) | 1988-09-30 | 1988-09-30 | 信号変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555711B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563127A (en) * | 1978-11-04 | 1980-05-13 | Minolta Camera Co Ltd | Digital-analog converter |
| JPS57154937A (en) * | 1981-03-20 | 1982-09-24 | Toko Inc | Quadruple integration type a/d converter |
| JPS5840923A (ja) * | 1981-09-04 | 1983-03-10 | Hitachi Ltd | Ａ／ｄ変換器 |
-
1988
- 1988-09-30 JP JP63247880A patent/JP2555711B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0295019A (ja) | 1990-04-05 |
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