JPS60233937A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS60233937A JPS60233937A JP8937984A JP8937984A JPS60233937A JP S60233937 A JPS60233937 A JP S60233937A JP 8937984 A JP8937984 A JP 8937984A JP 8937984 A JP8937984 A JP 8937984A JP S60233937 A JPS60233937 A JP S60233937A
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- Japan
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- voltage
- comparator
- reference voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ変換器に関し、特に高速のシングルスロ
ープ形のＡ／Ｄ変換器に関する。
ープ形のＡ／Ｄ変換器に関する。
積分形Ａ／Ｄ変換器は大きく分けて、シングルスロープ
形とデュアルスロープ形に分けられる。シングルスロー
プ形は回路構成が簡単なため廉価であるという長所があ
るが、積分コンデンサ等の温度ドリフト、経年変化によ
る誤差を補正する為に、被測定電圧の他にゼロ電圧とリ
ファレンス電圧を逐次読み込む必要があることから、変
換時間が長くかかるという欠点を有している。一方、デ
ュアルスロープ形は、原理的に積分コンデンサ等の温度
ドリフト、経年変化による誤差を受けないという長所が
あるが、回路構成が複雑であるために価格が高くなると
いう欠点を有している。
形とデュアルスロープ形に分けられる。シングルスロー
プ形は回路構成が簡単なため廉価であるという長所があ
るが、積分コンデンサ等の温度ドリフト、経年変化によ
る誤差を補正する為に、被測定電圧の他にゼロ電圧とリ
ファレンス電圧を逐次読み込む必要があることから、変
換時間が長くかかるという欠点を有している。一方、デ
ュアルスロープ形は、原理的に積分コンデンサ等の温度
ドリフト、経年変化による誤差を受けないという長所が
あるが、回路構成が複雑であるために価格が高くなると
いう欠点を有している。
本発明は、シングルスロープ形Ａ／Ｄ変換器に改良を施
すことで、積分コンデンサ等の変化による誤差を受けず
に、しかも高速でＡ／Ｄ変換を実行できるＡ７’Ｄ変換
器を提供することを特徴とする特許である。
すことで、積分コンデンサ等の変化による誤差を受けず
に、しかも高速でＡ／Ｄ変換を実行できるＡ７’Ｄ変換
器を提供することを特徴とする特許である。
以下に本発明の一実施例を図について説明する。
第１図は、本発明の構成を明示するための全体構成図で
ある。積分器１の出力電圧は、演算手段１７の指示によ
シ駆動する充放電手段２によシ充放電を行うことで、時
間（′″一対して比例して増減させられることになる。
ある。積分器１の出力電圧は、演算手段１７の指示によ
シ駆動する充放電手段２によシ充放電を行うことで、時
間（′″一対して比例して増減させられることになる。
この積分器１の出力電圧は、第１の比較器４で第２の基
準電圧と、第２の比較器５でＡ／Ｄ変換が要求されてい
る被測定電牢と、第３の比較器６で第３の基準電圧と各
々比較され、パルス化されたこれら第１．第２．第３の
比較器のパルス巾から演算手段１７は所定の数式に従い
被測定電圧を演算によ請求め、これをコード化して出力
するものでるる。
準電圧と、第２の比較器５でＡ／Ｄ変換が要求されてい
る被測定電牢と、第３の比較器６で第３の基準電圧と各
々比較され、パルス化されたこれら第１．第２．第３の
比較器のパルス巾から演算手段１７は所定の数式に従い
被測定電圧を演算によ請求め、これをコード化して出力
するものでるる。
次に本発明の詳細を、第２図に基づいて説明する。なお
この実施例１′−あっては、第１の基準電圧は第３の基
準電圧と一致せられている。
この実施例１′−あっては、第１の基準電圧は第３の基
準電圧と一致せられている。
第２図において、Ｖｘはデジタル量に変換すべきアナロ
グの被測定電圧である。ｖＲは、 Ａ／Ｄ変換のスケー
リングのためのリファレンス電圧であシ、図示しない温
度トリアドの影響の小さい安定した定電圧回路から供給
されている。１は積分器であって、抵抗Ｒ１コンデンサ
Ｃによって決まる積分ゲインでｖＲを積分する。ここで
積分器１の出力なＶｏ と表わす。２はスイッチ手段で
あシ、３は電流源手段でおる。スイッチ手段２が閉じる
と、積分器１のマイナス入力端は電流源手段３を介して
負の直流電圧−Ｖｃｃｌ二接続されるため、積分器１の
出力電圧Ｖｏは急激に増加すること（＝なる。４はコン
パレータ＃１であって、積分器１の出力■０ とゼロボ
ルトであるＶｚを比較し、■０がゼロボルトよりも高い
と＠ＨＩ信号を出力する。
グの被測定電圧である。ｖＲは、 Ａ／Ｄ変換のスケー
リングのためのリファレンス電圧であシ、図示しない温
度トリアドの影響の小さい安定した定電圧回路から供給
されている。１は積分器であって、抵抗Ｒ１コンデンサ
Ｃによって決まる積分ゲインでｖＲを積分する。ここで
積分器１の出力なＶｏ と表わす。２はスイッチ手段で
あシ、３は電流源手段でおる。スイッチ手段２が閉じる
と、積分器１のマイナス入力端は電流源手段３を介して
負の直流電圧−Ｖｃｃｌ二接続されるため、積分器１の
出力電圧Ｖｏは急激に増加すること（＝なる。４はコン
パレータ＃１であって、積分器１の出力■０ とゼロボ
ルトであるＶｚを比較し、■０がゼロボルトよりも高い
と＠ＨＩ信号を出力する。
ここでコンパレータ＃ １ （４）のマイナス入力端に
接続されるゼロ゛ポルトで必るＶｚは、Ａ／Ｄ変換の較
正用のゼロ電圧の機能を有している。５はコンパレータ
＃２でおって、被測定電圧Ｖｘと積分器１の山分Ｖｏを
比較し、ＶｏがＶｘより大きくなったときＨＩ倍信号出
力する。同様に、６はコンパレータ＃３でおってリファ
レンス電圧ＶＲと積分器１０出力ＶＯを比較し、ＶＯが
ＶＲよシ大きくなったときＨＩ信号を出力する。７，８
．９は７オトカプラ＃１．＃２．＃３であって、コンパ
レータ ＃１．＃２．＃３の出力をアイソレーションし
、次段に接続させるだめのものである。以後説明のため
に、フォトカプラ＃１（７）の出力を２，７オトカプラ
＃ ２ （８）の出力をＸ１フオトカプラ ＃３（９
）の出力をＲと表わす。１０．１１．１２はアントゲ−
） ＃１．＃２．＃３であって、別に設けられるパルス
発振器１３によ多発生せられるパルスと、ｚ、ｘ、Ｒ信
号のアンドをとるものであり、ｚ、ｘ、ＲがＨＩ倍信号
あるときのみ入力するパルスを次段に出力する機能を有
している。１４゜１５．１６はカウンタ＃１．＃２．＃
３であって、アントゲ−）＃１．＃２．＃３から出力さ
れるパルスを計数する。ここで、これらのカウンタのカ
ウント数は、後述する演算装置１７からＩ１０ポートを
介して送出されるリセット信号によシリセットされるも
のである。
接続されるゼロ゛ポルトで必るＶｚは、Ａ／Ｄ変換の較
正用のゼロ電圧の機能を有している。５はコンパレータ
＃２でおって、被測定電圧Ｖｘと積分器１の山分Ｖｏを
比較し、ＶｏがＶｘより大きくなったときＨＩ倍信号出
力する。同様に、６はコンパレータ＃３でおってリファ
レンス電圧ＶＲと積分器１０出力ＶＯを比較し、ＶＯが
ＶＲよシ大きくなったときＨＩ信号を出力する。７，８
．９は７オトカプラ＃１．＃２．＃３であって、コンパ
レータ ＃１．＃２．＃３の出力をアイソレーションし
、次段に接続させるだめのものである。以後説明のため
に、フォトカプラ＃１（７）の出力を２，７オトカプラ
＃ ２ （８）の出力をＸ１フオトカプラ ＃３（９
）の出力をＲと表わす。１０．１１．１２はアントゲ−
） ＃１．＃２．＃３であって、別に設けられるパルス
発振器１３によ多発生せられるパルスと、ｚ、ｘ、Ｒ信
号のアンドをとるものであり、ｚ、ｘ、ＲがＨＩ倍信号
あるときのみ入力するパルスを次段に出力する機能を有
している。１４゜１５．１６はカウンタ＃１．＃２．＃
３であって、アントゲ−）＃１．＃２．＃３から出力さ
れるパルスを計数する。ここで、これらのカウンタのカ
ウント数は、後述する演算装置１７からＩ１０ポートを
介して送出されるリセット信号によシリセットされるも
のである。
１７は演算装置であって、例えばマイクロコンピュータ
から構成されている。演算装置１７は、Ｉ１０ポートな
介して、ｚ、ｘ、Ｒ信号のＨＩ／ＬＯ状態及びカウンタ
１，２．３のカウント数を読み込むとともに、カウンタ
＃１．＃２． ＃３をリセットするためのリセット信号
、スイッチ手段２を開閉するだめのＳＴ倍信号及び被測
定電圧Ｖｘのデジタル変換値でおるデジタル出力を出力
する。
から構成されている。演算装置１７は、Ｉ１０ポートな
介して、ｚ、ｘ、Ｒ信号のＨＩ／ＬＯ状態及びカウンタ
１，２．３のカウント数を読み込むとともに、カウンタ
＃１．＃２． ＃３をリセットするためのリセット信号
、スイッチ手段２を開閉するだめのＳＴ倍信号及び被測
定電圧Ｖｘのデジタル変換値でおるデジタル出力を出力
する。
マイクロコンピュータは、ＣＰＵ １８ 、 ＲＯＭ１
９ 。
９ 。
ＲＡＭ’２０からなｐ、これらはバス之インを通して相
互に接続されている。ＲＯＭ１９にはＣＰＵ１８を制御
するグログシムが書込まれてお、す、ＣＰＵＩ ８はこ
のプログラムに従って後述する第３図（＝示されるフロ
ーチ、ヤ１−トを実行する。ＲＡＭ２０はメモリであっ
て、ＣＰ ’０１８の命令に従ってカウンタ１，２．３
のカウント数をメモリする。
互に接続されている。ＲＯＭ１９にはＣＰＵ１８を制御
するグログシムが書込まれてお、す、ＣＰＵＩ ８はこ
のプログラムに従って後述する第３図（＝示されるフロ
ーチ、ヤ１−トを実行する。ＲＡＭ２０はメモリであっ
て、ＣＰ ’０１８の命令に従ってカウンタ１，２．３
のカウント数をメモリする。
次（二、第２図の実施例の動作を第３図に示すタイムチ
ャート？用いて説明する。フォトカブ２＃１（７）の出
力である２がＨＩからＬＯに転じると、演算装置１７は
これを検出して、ＳＴ倍信号ＨＩにし、スイッチ手段２
を閉成する。これにニジ、前述したように積分器１の出
力ｖＯは、第２図の■に示すように急激に上昇すること
（二なる。なお第２図において、ＳＴ倍信号ＨＩになっ
てもｖＯが下がっているのは時間的遅れを示している。
ャート？用いて説明する。フォトカブ２＃１（７）の出
力である２がＨＩからＬＯに転じると、演算装置１７は
これを検出して、ＳＴ倍信号ＨＩにし、スイッチ手段２
を閉成する。これにニジ、前述したように積分器１の出
力ｖＯは、第２図の■に示すように急激に上昇すること
（二なる。なお第２図において、ＳＴ倍信号ＨＩになっ
てもｖＯが下がっているのは時間的遅れを示している。
この上昇において、ＶＯがＶｚ（＝ゼロボルト）、Ｖ
ｘ 、 Ｖ Ｒを越える時点で、コンパレータ＃１（４
）、コンパＶ −タ＃ ２（５）、コンパレータ＃３（
６）ｋｌ＋ｉ次ＬＯからＨＩに転じていくことになるが
ＲがＬＯからＨＩに転じたときに演算装置１７はこれを
検出して、リセット信号音送出し、カウンタ＃１．＃２
゜＃３をリセットするとともに、ＳＴ倍信号ＬＯ＋＝切
換え、スイッチ手段２を開成し、Ａ／Ｄ変換の準備に入
る。ＳＴ倍信号ＬＯに切換わシスイッチ手段２が開成す
ると、積分器１は電流源手段３と切離されるため、積分
器１のチャージされているコンデンサＣの電荷はリファ
レンス電圧ｖＲにｔｐ減少を開始させられることから、
出力電圧ＶＯは第２図の■に示すように時間に比例して
減少することになる これによシ、ｖＯがＶ ＲＩ Ｖ
ｘ ＋ Ｖ ｚ （−ゼロボルト）よシ下がる時点で
今度は逆に、コンパレータ＃３（６）、コンパレータ＃
２（５）、コンパレータ＃１（４）は順次ＨＩからＬＯ
に転じていくことになる。演算装置１７は、几がＨＩか
らＬＯに転じたことを検出すると、カウンタ＃３（ｉ６
） のカウント数をＩｌｏ ボートを介し几Ａ Ｍ ２
０内に格納し、ＸがＨＩからＬＯに転じたことを検出す
るとカウンタ２（１５）のカウント数をＩ１０ボートを
介してＲＡＭ２０内に格納し、２がＨＩからＬＯに転じ
たことを検出するとカウンタｉ （１４）のカウント数
をＩ１０ポート？介してＲＡＭ２０内に格パ納する。
ｘ 、 Ｖ Ｒを越える時点で、コンパレータ＃１（４
）、コンパＶ −タ＃ ２（５）、コンパレータ＃３（
６）ｋｌ＋ｉ次ＬＯからＨＩに転じていくことになるが
ＲがＬＯからＨＩに転じたときに演算装置１７はこれを
検出して、リセット信号音送出し、カウンタ＃１．＃２
゜＃３をリセットするとともに、ＳＴ倍信号ＬＯ＋＝切
換え、スイッチ手段２を開成し、Ａ／Ｄ変換の準備に入
る。ＳＴ倍信号ＬＯに切換わシスイッチ手段２が開成す
ると、積分器１は電流源手段３と切離されるため、積分
器１のチャージされているコンデンサＣの電荷はリファ
レンス電圧ｖＲにｔｐ減少を開始させられることから、
出力電圧ＶＯは第２図の■に示すように時間に比例して
減少することになる これによシ、ｖＯがＶ ＲＩ Ｖ
ｘ ＋ Ｖ ｚ （−ゼロボルト）よシ下がる時点で
今度は逆に、コンパレータ＃３（６）、コンパレータ＃
２（５）、コンパレータ＃１（４）は順次ＨＩからＬＯ
に転じていくことになる。演算装置１７は、几がＨＩか
らＬＯに転じたことを検出すると、カウンタ＃３（ｉ６
） のカウント数をＩｌｏ ボートを介し几Ａ Ｍ ２
０内に格納し、ＸがＨＩからＬＯに転じたことを検出す
るとカウンタ２（１５）のカウント数をＩ１０ボートを
介してＲＡＭ２０内に格納し、２がＨＩからＬＯに転じ
たことを検出するとカウンタｉ （１４）のカウント数
をＩ１０ポート？介してＲＡＭ２０内に格パ納する。
これによシ、第２図に示すように、Ｖｏの■の上昇によ
］ＲがＬＯからＨＩに転じた時点から、Ｖ。
］ＲがＬＯからＨＩに転じた時点から、Ｖ。
の■の下降によりＲがＨＩからＬＯに転じるまでの時間
ｔｌＩ、ｘがＨＩからＬＯに転じるまでの時間ｌ ａ
＋ ｚがＨＩからＬＯに転じるまでの時間ｔにがパルス
数として計数され検出されることになる。
ｔｌＩ、ｘがＨＩからＬＯに転じるまでの時間ｌ ａ
＋ ｚがＨＩからＬＯに転じるまでの時間ｔにがパルス
数として計数され検出されることになる。
積分器１の出力電圧Ｖｏ の変化ΔＶｏ と、積分時間
Δｔには、 ノ関係カアルコトカら、ｔＲ，ｔ、ｔｚとＶＲＩ ＶＸ
＊Ｖｚ には の関係がある。これから、 となシ、Ｖｘは、 と表わされる。ここで、Ｖｚ＝０であることから、結局
、被測定電圧Ｖｘは、 と、積分器１の抵抗Ｂ、コンデンサＣの値に関係なく、
カウンタによ請求められるｔ・、ｔ・、１１１の値と、
前もって設定されているｖＲの値を使い演算によ請求め
ることができることになる”。
Δｔには、 ノ関係カアルコトカら、ｔＲ，ｔ、ｔｚとＶＲＩ ＶＸ
＊Ｖｚ には の関係がある。これから、 となシ、Ｖｘは、 と表わされる。ここで、Ｖｚ＝０であることから、結局
、被測定電圧Ｖｘは、 と、積分器１の抵抗Ｂ、コンデンサＣの値に関係なく、
カウンタによ請求められるｔ・、ｔ・、１１１の値と、
前もって設定されているｖＲの値を使い演算によ請求め
ることができることになる”。
すなわち、演算装置１７は、ｔｘ、 ｔｇ、 ｔＲに対
応する値をカウンタ＃１（１４）、カウンタ＃２（１５
）。
応する値をカウンタ＃１（１４）、カウンタ＃２（１５
）。
カウンタ＃３（１６）によってデジタル量としてめるこ
とで、被測定電圧Ｖｘをデジタル演算によ請求めること
ができるものである。Ｖｘがデジタル量でめられれば、
公知のコード変換プログラムを使い、ＶＸは容易にデジ
タルにコード化することができる。すなわち、コード化
されたＶｘ のデジタル量はＩｌｏ ボートを介して出
力され、Ａ／Ｄ変換が完了する。第４図に、第３図のタ
イムチャートを実行しＡ／Ｄ変換を行うための、演算装
置１７が実行するフローチャートの概略を示す。
とで、被測定電圧Ｖｘをデジタル演算によ請求めること
ができるものである。Ｖｘがデジタル量でめられれば、
公知のコード変換プログラムを使い、ＶＸは容易にデジ
タルにコード化することができる。すなわち、コード化
されたＶｘ のデジタル量はＩｌｏ ボートを介して出
力され、Ａ／Ｄ変換が完了する。第４図に、第３図のタ
イムチャートを実行しＡ／Ｄ変換を行うための、演算装
置１７が実行するフローチャートの概略を示す。
このように、本発明のＡ／Ｄ変換器もまた、従来のＡ／
Ｄ変換器と同様に、積分コンデンサ等の温度ドリフト、
経年変化による誤差を補正できるものであるとともに、
本発明は更に、従来のシングルスロープ形のＡ／Ｄ変換
器のようにＶｚ、 Ｖｘ、 Ｖ□を時系列で入力する構
成と異なシ、すべて同時にかつ並列で入力し処理するも
のであることから、変換時間を極めて短かくできるとい
う特長があるものである。
Ｄ変換器と同様に、積分コンデンサ等の温度ドリフト、
経年変化による誤差を補正できるものであるとともに、
本発明は更に、従来のシングルスロープ形のＡ／Ｄ変換
器のようにＶｚ、 Ｖｘ、 Ｖ□を時系列で入力する構
成と異なシ、すべて同時にかつ並列で入力し処理するも
のであることから、変換時間を極めて短かくできるとい
う特長があるものである。
なお、第２図に示す実施例にあっては、アンドゲート、
カウンタ、及びパルス発振器を演算装置１７と別に設け
るものを開示したが、本発明はこれに限られることなく
、マイクロコンピュータ等から構成される装置 蔵するようなものであってもよいものである。更に第２
図に示す実施例にあっては、第１図に示す第１の基準電
圧は第３の基準電圧に一致せられているが、本発明はこ
れに限られることなく、・別々に基準電圧を設けるもの
であってもよい。
カウンタ、及びパルス発振器を演算装置１７と別に設け
るものを開示したが、本発明はこれに限られることなく
、マイクロコンピュータ等から構成される装置 蔵するようなものであってもよいものである。更に第２
図に示す実施例にあっては、第１図に示す第１の基準電
圧は第３の基準電圧に一致せられているが、本発明はこ
れに限られることなく、・別々に基準電圧を設けるもの
であってもよい。
以上のように本発明によれば、第１の基準電圧を入力と
する積分器と、この積分器の出力電圧と第２の基準電圧
を比較する第１の比較器と、上記積分器の出力電圧と被
変換電圧を比較する第２の比較器と、上記積分器の出力
電圧と第３の基準電圧を比較する第３の比較器と・を設
け、各比較器の出力から被変換電圧のデジタル値を演算
によ請求めるとともに、第１の基準電圧を時間に比例し
て増減させるように構成したので、変換時間を極めて短
かくすることが可能でち９、高い変換精度でのＡ／Ｄ変
換を簡単な構成で実現できる効果がある。
する積分器と、この積分器の出力電圧と第２の基準電圧
を比較する第１の比較器と、上記積分器の出力電圧と被
変換電圧を比較する第２の比較器と、上記積分器の出力
電圧と第３の基準電圧を比較する第３の比較器と・を設
け、各比較器の出力から被変換電圧のデジタル値を演算
によ請求めるとともに、第１の基準電圧を時間に比例し
て増減させるように構成したので、変換時間を極めて短
かくすることが可能でち９、高い変換精度でのＡ／Ｄ変
換を簡単な構成で実現できる効果がある。
第１図は本発ＪＩＬ：ＤＡ／Ｄ変換器の基本的構成を示
すブロック図、第２図は本発明の一実施例によるＡ／Ｄ
変換器のブロック図、第３図は第２図の各部における信
号の波形図、第４図は第３図のＡ／Ｄ変換器の動作フＵ
ーチャート図である。 ｌ・・・積分器、 ２・・・充放電手段、 ４，５．６
・・・比較器（コンパレータ）、 ７，８．９・・・フ
ォトカブ２、１０．１１．１２・・・アンドゲート、１
３・・・パルス発振器、 １４．１５．１６・・・カウ
ンタ、 １７・・・演算手段、 １８・・・ＣＰＵ，１
９・・・ＲＯＭ， ２０・・・几ＡＭ０ 特許出願人 山武ハネウエル株式会社 （外：Ｌ浄） 第３図 手続補正書（自発） 特許庁長官殿 昭和５９年５月７日提出の特許願 ２、発明の名称 Ａ／Ｄ変換器 ３ 補正をする者 事件との関係 特許出願人 住所 名 称 （ＧＧ６）山武ハネウェル株式会社 。 ５、補正の対象 図 面
すブロック図、第２図は本発明の一実施例によるＡ／Ｄ
変換器のブロック図、第３図は第２図の各部における信
号の波形図、第４図は第３図のＡ／Ｄ変換器の動作フＵ
ーチャート図である。 ｌ・・・積分器、 ２・・・充放電手段、 ４，５．６
・・・比較器（コンパレータ）、 ７，８．９・・・フ
ォトカブ２、１０．１１．１２・・・アンドゲート、１
３・・・パルス発振器、 １４．１５．１６・・・カウ
ンタ、 １７・・・演算手段、 １８・・・ＣＰＵ，１
９・・・ＲＯＭ， ２０・・・几ＡＭ０ 特許出願人 山武ハネウエル株式会社 （外：Ｌ浄） 第３図 手続補正書（自発） 特許庁長官殿 昭和５９年５月７日提出の特許願 ２、発明の名称 Ａ／Ｄ変換器 ３ 補正をする者 事件との関係 特許出願人 住所 名 称 （ＧＧ６）山武ハネウェル株式会社 。 ５、補正の対象 図 面
Claims (2)
- （１）第１の基準電圧を入力とする積分器と、上記積分
器の出力電圧と第２の基準電圧を比較する第１の比較器
と、上記積分器の出力電圧とＡ／Ｄ変換瀘要求されてい
る被測定電圧を比較する第２の比較器と、上記積分器の
出力電圧と第３の基準電圧を比較する第３の比較器と、
上記第１．第２及び第３の比較器の出力から上記被測定
電圧を演算によ請求める演算手段と、上記演算手段から
の指示によシ上記積分器を時間に比例して充放電するた
めの充放電手段とからなるＡ／Ｄ変換器。 - （２）上記第１の基準電圧は上記第３の基準電圧と一致
せられるとともに、上記第２の基準電圧はコモン電位で
あることを特徴とする特許請求の範囲第１項記載のＡ／
［）変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8937984A JPS60233937A (ja) | 1984-05-07 | 1984-05-07 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8937984A JPS60233937A (ja) | 1984-05-07 | 1984-05-07 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60233937A true JPS60233937A (ja) | 1985-11-20 |
| JPH034139B2 JPH034139B2 (ja) | 1991-01-22 |
Family
ID=13969041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8937984A Granted JPS60233937A (ja) | 1984-05-07 | 1984-05-07 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233937A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04336712A (ja) * | 1991-05-13 | 1992-11-24 | Sankyo Seiki Mfg Co Ltd | アナログ・デジタル変換回路 |
| JP2013223112A (ja) * | 2012-04-17 | 2013-10-28 | Handotai Rikougaku Kenkyu Center:Kk | Ａｄ変換回路 |
-
1984
- 1984-05-07 JP JP8937984A patent/JPS60233937A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04336712A (ja) * | 1991-05-13 | 1992-11-24 | Sankyo Seiki Mfg Co Ltd | アナログ・デジタル変換回路 |
| JP2013223112A (ja) * | 2012-04-17 | 2013-10-28 | Handotai Rikougaku Kenkyu Center:Kk | Ａｄ変換回路 |
| US8803725B2 (en) | 2012-04-17 | 2014-08-12 | Semiconductor Technology Academic Research Center | Single slope AD converter circuit provided with compartor for comparing ramp voltage with analog input voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH034139B2 (ja) | 1991-01-22 |
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