JPH03128531A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ａ　／　Ｄ変換器において、特に複数のアナ
ログ信号を処理するＡ／Ｄ変換器に関する。

〔従来の技術〕

第９図は、従来のＡ／Ｄ変換器９００の構成を示すブロ
ック図、第１０図は、第９図のＡ／Ｄ変換器９００の動
作を示すタイミング図である。

まず、Ａ／Ｄ変換器９００の構成を説明する。

Ａ／Ｄ変換器９００は、アナログ信号を入力するアナロ
グ信号入力端子１１０（以下入力端子１１０と記す）と
、入力端子１１０より入力されたアナログ信号を所定の
タイミングでサンプリングしホールするサンプル／ホー
ルド装置９２０と、サンプル／ホールド装置９２０によ
りホールドされたアナログ信号を基準電圧ＡＶＲＥＰと
比較することによってデジタル値に変換するアナログ／
デジタル変換装置１３０と、アナログ／デジタル変換装
置１３０による変換結果を格納する変換結果格納レジス
タ群１４０と、サンプル／ホールド装置９２０に対しそ
の動作タイミングを与えるタイミング信号発生装置９５
０から構成される。

さらに、サンプル／ホールド装置９２０は、１つのスイ
ッチＳ３と１つのコンデンサＣ０から成り、また変換結
果格納レジスタ１４０群は４つのレジスタ１４１〜１４
４　（以下ＡＤＣＲＩ〜ＡＤＣＲ４と記す）から成る。

次にＡ／Ｄ　変換器９００による、１つのアナログ信号
入力に対する１回のＡ／Ｄ変換を実行する場合の動作を
第１０図を用いて説明する。

まず、入力端子１１０より入力されたアナログ信号を、
サンプル／ホールド装置９２０のスイッチＳ、を開閉す
ることによってサンプリングしホールドする。すなわち
スイッチＳ、を入力端子１１０側に接続している期間に
は、入力端子１１０より入力されたアナログ信号をコン
デンサＣ８に充電し、スイッチＳ、を開いている期間に
は、コンデンサＣ８は充電されている電位なホールドす
る（この電位をＶＩＮとする）。この間のスイッチＳｇ
の動作を第１０図の（ｂ）のタイミング図に示す。

次に、サンプル／ホールド装置９２０で保持された電位
ＶＩＮは、アナログ／デジタル変換装置１３０に入力さ
れ、アナログ／デジタル変換装置１３０は、基準電圧Ａ
ＶＩＩＦと比較することによって所定Ｏ精度のデジタル
信号に変換する。

さらに変換が終了すると、その変換結果を変換結果格納
レジスタ群１４０内の所定のレジスタに格納する。この
時、アナログ／デジタル変換と変換結果格納に要する時
間をｔ　ＣＯＮとする。

そして最後に、サンプル／ホールド装［９２０は、スイ
ッチＳ。をＧＮＤ側に接続して、コンデンサＣ８に充電
されている電荷を放電させる。このコンデンサＣ０の充
電と放電に要する時間の合計をｔ９Ｈとする。

上記のスイッチＳ、の開閉のタイミング制御はタイミン
グ信号発生装置９５０により行われ、第１０図の（ｂ）
のスイッチＳ、のタイミング図では、′１”はスイッチ
Ｓ３を入力端子１１０側に接続し、　−１”はスイッチ
Ｓ、をＧＮＤ側に接続し、“０”はスイッチＳ３を開く
ことを意味している。

以上の動作により、１つのアナログ入力信号に対する、
１回のＡ／Ｄ変換が終了し、要した総実行時間は、ｔ　
ｓ、　＋　ｔ　ＣＯＮとなる。

次に上述のＡ／Ｄ変換器９００を用いて、入力端子１１
０より入力されるアナログ信号入力に対して、複数回の
Ａ／Ｄ変換を実行し、それらの変換結果の平均値に対応
するデジタル信号を生成する場合を考える。例として本
例では第１０図中の４回のサンプル／ホールドタイミン
グｔ１〜ｔ４で得られたアナログ信号Ａ１〜Ａ４に対し
て、その平均値に対応するデジタル信号を生成すること
を考える。

まず、Ａ／Ｄ変換器９００は、時刻ｔ１においてアナロ
グ信号Ａ＋（ｉ［圧はｖ　ｒ　）をサンプル／ホールド
装置９２０でサンプル／ホールドする。

そしてそのホールド電圧Ｖ　ｆ　Ｎ　”　Ｖ　ｌをアナ
ログ／デジタル変換装置１３０によってデジタル信号に
変換し、得られたデジタル信号をＡＤＣＲＩに格納する
。これによって１回のＡ／Ｄ変換が終了する。

以下、同様に時刻ｔ２〜ｔ４におけるアナログ信＠Ａ２
〜Ａ４をデジタル信号に変換して、その結果をＡＤＣＲ
２〜ＡＤＣＲ４に順次格納する。これにより、合計４回
のＡ／Ｄ変換が終了することになる。

この後Ａ／Ｄ変換器９００は、４つのＡ／Ｄ変換結果の
平均値を求めるために、Ａ／Ｄ変換器９００を制御して
いる外部の処理装置（以下ＣＲＵと記す）に対し割り込
み要求信号等を発生して、４回のＡ／Ｄ変換実行の終了
を伝える。ＣＰＵはこの要求を受けると、Ａ／Ｄ変換器
９００の変換結果格納レジスタＡＤＣＲＩ〜ＡＤＣＲ４
より変換結果データを読みだして、これらのデータの平
均値を演算処理（例えば４つのデータの総和を求め、そ
の総和を４で除算する等）によって算出する。この処理
に要する時間はｔ。ｐｕとする。この様にして、４つの
アナログ信号サンプル間の平均値に対応するデジタル信
号を得ることができる。なお、ここで述べているＣＰＵ
での処理は、本例の主旨とは直接関係はないので図面等
を用いた詳細な説明は省略する。

以上述べたように、４回のＡ／Ｄ変換（サンプル／ホー
ルド＋アナログ／デジタル変換）実行と、この変換結果
を基にＣＰＵによる演算処理によって目的とするデジタ
ル信号・を得ることができる。

またこれら一連の処理に要する時間は、４Ｘ（ｔｓａ＋
　ｔ　ｃｏｓ）　＋　ｔ　ｃｐｖとなる。

〔発明が解決しようとする課題〕

上述した従来のＡ／Ｄ変換器では、複数回のＡ／Ｄ変換
を実行し、それらの変換結果の平均値に対応するデジタ
ル信号を得ようとする場合には、必ずサンプルの数だけ
のＡ／Ｄ変換の実行およびその実行結果の格納と、ＣＰ
Ｕでの演算処理が必要となっている。

つまりこの方法では、サンプル数が増加した場合には、
サブル数だけの回数のＡ／Ｄ変換を逐一実行するため、
これら全ての変換結果を格納しておくのに必要な変換結
果格納レジスタがサンプルの数だけ増加することになる
。これはハードウェア愈の増加、すなわち製品コストの
増加を意味する。

また１回のＡ／Ｄ変換実行には、アナログ／デジタル変
換の実行時間を含んでいるので、連続したサンプル／ホ
ールド実行間隔を、１回のＡ／Ｄ変換実行時間より短く
とる事はできないため、より短時間内でのアナログ量の
変位に対応しようとする場合にはサンプル／ホールド実
行の間隔について制限を受けることになる。

さらに上述のような一連の処理が連続して行われる場合
には、その度にＣＰＵでの演算処理の実行が必要となり
、よってこの処理のためにＣＰＵを拘束する時間も増加
するため、ＣＰＵが管理している他の外部周辺装置への
処理実行が遅れてしまう等の影響をケえることになる。

〔課題を解決するための手段〕

本発明によるＡ／Ｄ変換器は、アナログ信号を入力する
アナログ信号入力端子と、アナログ信号入力端子より入
力されたアナログ信号を複数のコンデンサと複数のスイ
ッチにより所定のタイミングでサンプリングしホールド
するサンプル／ホールド手段と、サンプル／ホールド手
段によりホールドされたアナログ信号を所定の基準値と
比較することによりデジタル信号に変換するアナログ／
デジタル変換手段と、アナログ／デジタル変換手段によ
る変換結果を格納する変換結果格納手段と、サンプル／
ホールド手段に対しサンプル／ホールドをするタイミン
グを与えるタイミング信号発生手段とを備え、サンプル
／ホールド手段は、タイミング信号発生手段が発生する
タイミング信号に基づいて、複数のコンデンサと複数の
スイッチとを操作することによって、複数のアナログ信
号サンプル間の平均値に相当するアナログ信号を生威し
、かつ平均化されたアナログ信号をアナログ／デジタル
変換手段によりデジタル信号に変換するという特徴を有
している。

好ましくは、Ａ／Ｄ変換器に入力されたアナログ信号が
、単位時間内に一定値を越える変位があったことを検出
する変位検出手段と、変位検出手段の検出結果を記憶す
る記憶手段と、記憶手段の記憶内容を計数する計数手段
とをさらに備え、記憶手段の内容により、サンプル／ホ
ール１手段がサンプル／ホールドしたアナログ信号を無
効とする。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図は、本発明の第１の実施例の構成を示すブロック
図であり、第２図は、第１の実施例の動作を説明するタ
イミング図である。

まず本例で述べるＡ／Ｄ変換器１００の各部の構成と動
作を説明する。サンプル／ホールド装置１２０は、入力
端子１１０より入力されたアナログ信号を、所定のタイ
ミングでサンプリングしホールドするもので、３つのス
イッチＳ３、Ｓｏ、ＳＸと２つのコンデンサＣ３ｓＣＸ
から構成されている。コンデンサＣｘは容量可変のコン
デンサであり、コンデンサＣ０は定容量Ｃをもつコンデ
ンサである。またタイミング信号発生装置１５０は、サ
ンプル／ホールド装置１２０の動作タイミング制御を行
うもので、スイッチＳｓ、Ｓｏ、Ｓｘを開閉させる信号
を発生している。その他の部分は、従来例で述べたもの
同一であるので、ここでの詳細な説明は省略する。

次にＡ／Ｄ変換器１００を用いて、入力端子１１０より
入力されるアナログ信号入力に対して、複数回のサンプ
ル／ホールド実行によって得られた腹数のアナログ信号
入力サンプルについて、それらの信号の平均値に対応す
るデジタル信号を生成する場合を考える。本例では、第
２図中の４回のサンプル／ホールドタイミングｔ１〜ｔ
４で得られるアナログ信号Ａ１〜Ａ４に対して、その平
均値に対応するデジタル信号を生成する場合を考える。

まず、Ａ／Ｄ変換器１００は、時刻ｔ１ではアナログ信
号Ａｌ（１！圧はｖｌ）をサンプル／ホールド装置１２
０でサンプル／ホールドする。これはスイッチＳ、と８
０を入力端子１１０側に接続して、コンデンサＣｏに電
位■１を充電させることによって行う。このとき、サン
プル／ホールド装置１２０の出力電圧■１ＮはＶ　ＩＮ
　＝　Ｖ　、である。

次に時刻ｔ２では、アナログ信号Ａ、（電圧はＶ２）を
サンプル／ホールドする。これは、スイッチＳ、とＳｘ
を入力端子１１０側に接続して、コンデンサＣｘに電位
■２を充電させることによって行う。このとき、コンデ
ンサＣｘの容量はＣとなるように設定する。さらに、ス
イッチＳｓを開いた後、今度はスイッチＳ０とＳｘを入
力端子１１０側へ接続する。この場合コンデンサＣＯ（
容ＭＣ）には過去１回のサンプル／ホールド実行でアナ
ログ信号Ａ１の電圧Ｖ１が充電されているので、これと
電圧■２が充電されているコンデンサＣｘ　（容量Ｃ）
との合成を行うことになる。このとき新しい出力電圧■
、Ｎは２つのコンデンサの電荷分配により、 ＶｒＮ＝　（Ｖｌ＋Ｖ２）／２ となる。この後スイッチＳ０は開き、ＳｘはＧＮＤ側へ
接続して、コンデンサＣｘに充電されていた電荷を放電
させる。

同様に時刻ｔ、では、アナログ信号Ａ３（電圧はＶ、）
をサンプル／ホールドする。このとき、コンデンサＣＸ
の容量はＣ／２となるように設定し、電位ｖ３を充電さ
せる。さらに、コンデンサＣ０（容ｉｃ）とＣＸ（容ｔ
ｃ／２）とで電荷分配を行うと、コンデンサＣ０には、
過去２回のサンプル／ホールド実行時のスイッチの操作
により（ＶｌＶ２）／２の電圧が充電されているので、
新しい出力電圧ＶＩＮは、 Ｖ’＋Ｎ＝（’Ｖ’＋　＋　Ｖｚ　＋　Ｖ３）　／　３
となる。

同様に時刻ｔ４でも、アナログ信号Ａ４（電圧はＶ４）
をサンプル／ホールドする。このとき、コンデンサＣｘ
の容量はＣ／３となるように設定し、電位■４を充電さ
せる。さらに、コンデンサＣ６（容量Ｃ）とＣＸ（容ｆ
ｆ１ｃ／３）とで電荷、分配を行つと、コンデンサＣ０
には、過去３回のサンプル／ホールド実行時のスイッチ
の操作により（■１十Ｖ２＋Ｖ３）／３の電圧が充電さ
れているので、新しい出力電圧■ｘＮは、 ＶＩＮ＝　（Ｖｌ　＋　Ｖｚ＋Ｖｘ＋Ｖｔ）　／　４と
なる。

なお、上記の各スイッチの動作は、第２図の（ｂ）の示
す通りである。

以上のように、サンプル／ホールド装置１２０での４回
のサンプル／ホールド実行および４回のスイッチの開閉
によるコンデンサの合成と電荷分配操作を行うことで、
最終的な出力型ＪＥ　Ｖ　ｒ　ｓとして ＶｒＮ＝　（Ｖｌ＋Ｖ２　＋Ｖ３＋Ｖ４）／４を得るこ
とができる。このｖｒＮは、上式かられかるように、４
つのアナログ信号サンプル間の平均なとったものを意味
しており、これをアナログ／デジタル変換装置１３０で
デジタル信号に変換させれば、４つのアナログ信号サン
プルの平均値に対応するデジタル信号を得ることができ
る。さらに、有効な変換結果であるデジタル信号が１つ
であることから、必要な変換結果格納レジスタは１つで
ある。

また、上述の動作において一連の処理に要する時間は、
４　Ｘ　ｔ　ｓＨ＋　ｔ　ＣＯＮとなる。

なお、本実施例ではコンデンサＣｘは容量可変のコンデ
ンサとして説明したが、実際には容量ｃ／２．Ｃ／３の
定容量コンデンサを設定して、タイミング信号発生装置
１５０の制御に基づいてスイッチを切り替えるという方
法等でも良い。

次に本発明の第２の実施例を図面を参照して説明する。

第３図は本発明の第２の実施例の構成を示すブロック図
、第４図は、第２の実施例の動作を説明するタイミング
図である。

本例で述べるＡ／Ｄ変環器３００の構成は、サンプル／
ホールド装［３２０とタイミング信号発生装置３５０以
外は、従来例で述べたものと同一の構成および、動作で
あるので、ここで説明は省略する。

サンプル／ホールド装置３２０は、入力端子１１０より
入力されたアナログ信号を、所定のタイミングでサンプ
リングしホールドするもので、５つのスイッチＳ８、Ｓ
　Ｒｓ　Ｓ　ｏ＋、ＳＯ２、ｓｘと３つのコンデンサＣ
ａｌ、Ｃ０２、Ｃｘから構成されている。スイッチＳＲ
は２組の組合せを選ぶ連動スイッチであり、コンデンサ
Ｃｘは容量可変のコンデンサ、コンデンサＣ０いＣＯ２
は定容量Ｃをもつコンデンサである。

またタイミング信号発生装置３５０は、サンプル／ホー
ルド装置３２０の動作タイミング制御を行うもので、ス
イッチ８３％　Ｓｏｌ・ＳＦ２・Ｓｘ・ＳＲを開閉させ
る信号を発生している。

さて、実施例１で述べた４つのアナログ信号サンプル間
の平均値に対応するデジタル値を求める動作を考える。

まず、スイッチＳ３を操作して、入力端子１１０側にコ
ンデンサＣａｌを、アナログ／デジタル変換装置１３０
側にコンデンサＣ０２が接続されるように設定する。

次に、コンデンサＣｏｔとスイッチＳｅｔ、Ｓ、、Ｓ、
を開閉させて、実施例１で述べた４回のサンプル／ホー
ルドを第６図中のアナログ信号Ａ１〜Ａ４に対して実行
後、今度は、スイッチＳＲを操作して、入力端子１１０
側にコンデンサＣＯ２を、アナログ／デジタル変換装置
１３０側にコンデンサＣＯｔが接続される様に設定する
。これにより、コンデンサＣｏｔに蓄えられた電位ＭＩ
Ｎに対するアナログ／デジタル変換を実行させると共に
、もう１組のサンプル／ホールド用コンデンサＣ６２と
スイッチＳｌ、Ｓｘ、Ｓ−によって、第４図中の次のア
ナログ信号Ａ、〜Ａ８に対する４回のサンプル／ホール
ドを実行する。これらの各スイッチの動作は第４図の（
ｂ）に示す通りである。この結果、アナログ／デジタル
変換実行時間ははさむ事なく、次のサンプル／ホールド
が連続して実行できることになり、見かけ上、変換時間
はアナログ／デジタル変換時間として現れないため、ア
ナログ信号に対するサンプリング間隔すなわちサンプリ
ング周波数を上げることが可能となっている。この場合
、４つのアナログ信号サンプルについての平均値に対応
するデジタル信号は、時間４ＸｔｓＨ毎に１回得ること
ができる。

なお、容量可変のコンデンサＣｘは実施例１と同様に、
容ｉＣ／２、Ｃ／３の定容量コンデンサを設定して、タ
イミング信号発生装置３５０の制御に基づいてスイッチ
を切り替える等の方法でも良い。

本発明の第３の実施例を図面を参照して説明する。第５
図は本発明の第３の実施例の構成を示すブロック図、第
６図は第３の実施例の動作を説明するタイミング図、第
７図は、本例で述べる変位検出回路の構成図である。

本例で述べるＡ／Ｄ変換器５００の構成は、第１の実施
例で述べるＡ／Ｄ変換器に加え、入力端子１１０より入
力されたアナログ信号が、単位時間内である一定値を越
える変位があったことを検出する変位検出回路５６０お
よびこれを記憶する記憶回路５７０が付加されている。

次にＡ／Ｄ変換器５００の各部の動作を説明するが、タ
イミング信号発生装置５５０以外は、実施例１で述べた
ものと同一であるのでここでの詳細な説明は省略する。

変位検出回路５６０は、第７図に示すように、入力端子
１１０．コンデンサＣ９と抵抗Ｒｏおよびオペアンプ○
Ｐ、からなる帰還型微分回路、微分回路出力を基準電圧
ＶＴ）Ｉと比較する２つのコンパレータＣＭＰ、、ＣＭ
Ｐ、および２つのコンパレータ出力の論理和をとるＯＲ
ゲート５６２から構成されており、入力端子１１０より
入力されるアナログ信号が、ある単位時間内での変位＃
（以下ΔＶと記す）が、予め設定された基準電圧Ｖよを
越えた場合には、その検出結果として検出結果信号５６
１をアクティブ１″にし、あるいは変位量がＶＴ、（以
下である場合には検出結果信号５６１をインアクティブ
“０”にする。この検出動作は、サンプル／ホールド装
置１２０でのサンプル／ホールド動作を実行している期
間、すなわちスイッチＳｓが閉じている期間にのみ動作
する。

記憶回路５７０は、セット／リセット型の１ビツトのフ
リップフロップで、変位検出回路５６０が出力する検出
結果信号５６１が“１の時にセット′１”され、タイミ
ング信号発生装置５５０が出力するリセット信号５５１
によりリセット″Ｏｎされる。

タイミング信号発生装置５５０は、記憶回路出力５７１
が入力されており、サンプル／ホールド装置１２０の動
作タイミング制御を行い、スイッチＳｓ％Ｓｏ、Ｓｘを
開閉させる信号を発生する。

次にＡ／Ｄ変換器５００を用いて、実施例１と同様の処
理な行う場合を、第６図を用いて説明する。なお、記憶
回路５７０には“０″が記憶されているものとする。

第６図は（ａ）は本例で入力されるアナログ入力波形で
、（ｂ）はスイッチＳｓ、ＳｏおよびＳｘの開閉バタン
、（Ｃ）は各時刻における入力アナログ信号のある単位
時間内での変位量を示している。

まず、Ａ／Ｄ変換器５００は、時刻ｔ１ではアナ”り信
号ＡＩ　（［圧■１）をサンプル／ホールド装置１２０
でサンプル／ホールドする。Ｉｆ’Ｑ時に変位検出回路
５６０では時刻ｔ１における入力電圧の変位量を検出し
ており、この場合の電位量Δ■は第６図−（ｃ）に示す
ように、予め設定した基準電圧■Ｔやより小さいため、
検出結果信号５６１として０”を出力する。これは記憶
回路５７［１セツトしないため記憶回路出力５７１は“
Ｏ＋＋である。

タイミング信号発生装置５５０では、記憶回路出力５７
１が“０”であるので、スイッチＳＸと８０を閉じて、
コンデンサＣｘとＣｏで電荷の分配を行う。

以下同様に、時刻１２，１．においても同様の動作を繰
り返す。ここまでの動作でコンデンサＣ８に充電されて
いる電圧は、 Ｖｔ５＝　（ＶＩ＋Ｖ２＋Ｖり　／　３となる。

次に時刻ｔ４でも同様に、アナログ信号Ａ４の電圧Ｖ４
をコンデンサＳｘでサンプル／ホールドする。

このとき入力されたアナログ信号Ａ４は、第６図−（ａ
）、（ｃ）に示す様に、その変位が基準電圧ＶＴＨを越
えているので、この時には変位検出回路５６０は検出結
果信号５６１として“１″を出力する。これにより記憶
回路５７０はセットされ、“１″になる。

またタイミング信号発生装置５５０は記憶回路出力５７
１が“Ｉｎであるため、スイッチＳ。を閉じず、コンデ
ンサＣｘとコンデンサＣ０による電荷の分配を行わない
。このため、アナログ信号Ａ４の電圧■４は、変換結果
には反映され々いことになる。

以上の処理により、時刻ｔ、の時点でコンデンサＳ０に
は ＶｒＮ＝　（ｖ＋＋Ｖ２＋Ｖ３）／３ という電圧が充電されているので、これをアナログ／デ
ジタル変換装置１３０でデジタル値に変換し、変換結果
なＡＤＣＲＩに格納する。この時、タイミング信号発生
装置５５０は、リセット信号５５１を出力し、記憶回路
５７０を“°Ｏ”にリセットする。

以降上述の動作を繰り返すが、入力されるアナログ信号
に対して、変位検出回路５６０で基準電圧ＶＴ□以上の
変位であると検出した場合には、スイッチＳ０を閉じず
にコンデンサＣｘとコンデンサＣｏによる電荷の分配を
行わないことで、ホールドしたアナログ信号（の電圧）
を、一連の処理に使用するデータとして使用しないよう
にしている。

なお、本例で使用した変位検出回路５６０は、第７図に
示す回路に限定されるものでなく、必要とする変位検出
精度や応答速度に応じたものであればどの様な構成のも
のでもよい。

本発明の第４の実施例を図面を参照して説明する。第８
図は本発明の第４の実施例の構成を示すブロック図であ
る。

本例で述べるＡ／Ｄ変換器８００の構成は、第３の実施
例で述べるＡ／Ｄ変換器に加え、記憶回路出力５７１を
カウントクロックとする２ビツトのカウンタ８８０が新
たに付加されていいる。

カウンタ８８０の動作は、変位検出回路５６０の検出結
果により記憶回路出力５７１が“１”のときに、カウン
タ８８０を＋１インクリメントするようになっている。

本例では、図示していない外部処理装置が変換結果格納
レジスタ１４１から変換結果を読みだす際に、カウンタ
８８０の内容を参照する事が可能で、例えばカウンタ８
８０が“２”以上の時には、読みだした変換結果は使用
しない等のように、常に外部環境に応じたＡ／Ｄ変換お
よび変換結果を基にしたデータ処理を行うことが可能と
なっている。

〔発明の効果〕

以上説明したように本発明は、連続した複数回のサンプ
ル／ホールド実行により得られたアナログ信号サンプル
において、それらの信号間の平均値に対応するデジタル
信号を生成する場合、Ａ／Ｄ変換器内のサンプル／ホー
ルド装置のコンデンサとスイッチの操作によって平均値
に相当するアナログ信号を生成し、これをデジタル信号
に変換するという方法をとっているので、平均を求める
という処理を外部処理装置の演算処理実行によらないで
行う事ができるため、この処理を実行するために外部処
理装置に負担をかげることがない。

また、アナログ／デジタル変換は、平均値に相当するア
ナログ信号を生成後に１同突行するだけでよく、その結
果であるデジタル信号も１つであるので、変換結果を格
納するレジスタも１つでよい。この結果アナログ信号サ
ンプルの数が増加した場合でも、必要な変換結果格納レ
ジスタは１つで、個別のアナログ信号に対する変換結果
を格納しておく変換結果格納レジスタは不要となるため
、ハードウェアを増加させることなく対応することがで
きる。

さらに、アナログ信号を連続的にサンプル／ホールドす
る場合に、サンプル／ホールド実行とサンプル／ホール
ド実行の間にアナログ／デジタル変換の実行をはさまな
いので、２つの動作の実行間隔をサンプル／ホールド実
行時間まではとる事ができるため、サンプリング間隔を
より短くとるようにした場合、サンプリング周波数を上
げることも可能である。

また、ある時刻のサンプル／ホールドのタイミングで、
ノイズ等により瞬間的に過大な変位を示すアナログ入力
があった場合にはこれを検出し、このアナログ信号を無
効として一連の処理内容から除外することで、他の時刻
でサンプル／ホールドしたデータ（電圧）を損ねること
なく常に正確なデジタル信号に変換することができる。

【図面の簡単な説明】

第１図は、第１の実施例におけるブロック図、第２図は
、第１の実施例の動作を説明するタイミング図、第３図
は、第２の実施例におけるプロッロック図、第６図は、
第３の実施例の動作を説明するタイミング図、第７図は
、第３と第４の実施例における変位検出回路゛の構成図
、第８図は、第４の実施例におけるブロック図、第９図
は、従来例におけるブロック図、第１０図は、従来例の
動作を説明するタイミング図である。 １００．３００，５００，８００，９００・・・・・・
Ａ／Ｄ変換器、１１０・・・・・・アナログ信号入力端
子、１２０．３２０，９２０・・・・・・サンプル／ホ
ールド装置、１３０・・・・・・アナログ／デジタル変
換装置、１４０・・・・・・変換結果格納レジスタ、１
４１〜１４４・・・・・・ＡＤＣＲＩ〜ＡＤＣＲ４，１
５０，３５０゜５５０．９５０・・・・・・タイミング
信号発生装置、５６０・・・・・・変位検出回路、５６
１・・・・・・検出結果信号、５７０・・・・・・記憶
回路、５７１・・・・・・記憶回路出力信号、８８０・
・・・・・カウンタ、ＳＳｒ　ＳＲ＋　ＳＸ＋Ｓ　ｏ　
ｒ　　Ｓ　ａｔ　ｒ　　Ｓ　０２°゛°°°°スイツチ
、ＣＯｒ　ＣＸ　ｒ　ＣＯｌ　ｒＣＤ・・・・・・コン
デンサ、ＲＤ・・・・・・ａ　抗、　ＣＭ　Ｐ　ｏ　。 ＣＭＰ　ｌ・・・・・・フンパレータ、ＯＰｏ・・・・
・・オペアンプ。

Claims (2)

【特許請求の範囲】
1. （１）アナログ信号をデジタル信号に変換するＡ／Ｄ変
   換器において、前記Ａ／Ｄ変換器は、アナログ信号を入
   力するアナログ信号入力端子と、前記アナログ信号入力
   端子より入力されたアナログ信号を複数のコンデンサと
   複数のスイッチにより所定のタイミングでサンプリング
   しホールドするサンプル／ホールド手段と、前記サンプ
   ル／ホールド手段によりホールドされたアナログ信号を
   所定の基準値と比較することによりデジタル信号に変換
   するアナログ／デジタル変換手段と、前記アナログ／デ
   ジタル変換手段による変換結果を格納する変換結果格納
   手段と、前記サンプル／ホールド手段に対しサンプル／
   ホールドをするタイミングを与えるタイミング信号発生
   手段とを備え、前記サンプル／ホールド手段は、前記タ
   イミング信号発生手段が発生するタイミング信号に基づ
   いて、前記複数のコンデンサと前記複数のスイッチとを
   操作することによって、複数のアナログ信号サンプル間
   の平均値に相当するアナログ信号を生成し、かつ平均化
   されたアナログ信号を前記アナログ／デジタル変換手段
   によりデジタル信号に変換することを特徴とするＡ／Ｄ
   変換器。
2. （２）請求項１のＡ／Ｄ変換器において、前記Ａ／Ｄ変
   換器に入力されたアナログ信号が、単位時間内に一定値
   を越える変位があったことを検出する変位検出手段と、
   前記変位検出手段の検出結果を記憶する記憶手段と、前
   記記憶手段の記憶内容を計数する計数手段とを備え、前
   記記憶手段の内容により、前記サンプル／ホールド手段
   がサンプル／ホールドしたアナログ信号を無効とする事
   を特徴とするＡ／Ｄ変換器。