JPH034139B2 - - Google Patents
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- JPH034139B2 JPH034139B2 JP8937984A JP8937984A JPH034139B2 JP H034139 B2 JPH034139 B2 JP H034139B2 JP 8937984 A JP8937984 A JP 8937984A JP 8937984 A JP8937984 A JP 8937984A JP H034139 B2 JPH034139 B2 JP H034139B2
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- Japan
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- voltage
- comparator
- output
- reference voltage
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ変換器に関し、特に高速のシン
グルスロープ形のＡ／Ｄ変換器に関する。
グルスロープ形のＡ／Ｄ変換器に関する。
積分形Ａ／Ｄ変換器は大きく分けて、シングル
スロープ形とデユアルスロープ形に分けられる。
シングルスロープ形は回路構成が簡単なため廉価
であるという長所があるが、積分コンデンサ等の
温度ドリフト、経年変化による誤差を補正する為
に、被測定電圧の他にゼロ電圧とリフアレンス電
圧を逐次読み込む必要があることから、変換時間
が長くかかるという欠点を有している。一方、デ
ユアルスロープ形は、原理的に積分コンデンサ等
の温度ドリフト、経年変化による誤差を受けない
という長所があるが、回路構成が複雑であるため
に価格が高くなるという欠点を有している。
スロープ形とデユアルスロープ形に分けられる。
シングルスロープ形は回路構成が簡単なため廉価
であるという長所があるが、積分コンデンサ等の
温度ドリフト、経年変化による誤差を補正する為
に、被測定電圧の他にゼロ電圧とリフアレンス電
圧を逐次読み込む必要があることから、変換時間
が長くかかるという欠点を有している。一方、デ
ユアルスロープ形は、原理的に積分コンデンサ等
の温度ドリフト、経年変化による誤差を受けない
という長所があるが、回路構成が複雑であるため
に価格が高くなるという欠点を有している。
本発明は、シングルスロープ形Ａ／Ｄ変換器に
改良を施すことで、積分コンデンサ等の変化によ
る誤差を受けずに、しかも高速でＡ／Ｄ変換を実
行できるＡ／Ｄ変換器を提供することを目的とす
るものである。
改良を施すことで、積分コンデンサ等の変化によ
る誤差を受けずに、しかも高速でＡ／Ｄ変換を実
行できるＡ／Ｄ変換器を提供することを目的とす
るものである。
以下に本発明の一実施例を図について説明す
る。
る。
〔実施例の説明〕
第１図は、本発明の構成を明示するための全体
構成図である。積分器１の出力電圧は、演算手段
１７の指示により駆動する充放電手段２により充
放電を行うことで、時間に対して比例して増減さ
せられることになる。この積分器１の出力電圧
は、第１の比較器４で第２の基準電圧と、第２の
比較器５でＡ／Ｄ変換が要求されている被測定電
圧と、第３の比較器６で第３の基準電圧と各々比
較され、パルス化されたこれら第１，第２，第３
の比較器のパルス巾から演算手段１７は所定の数
式に従い被測定電圧を演算により求め、これをコ
ード化して出力するものである。
構成図である。積分器１の出力電圧は、演算手段
１７の指示により駆動する充放電手段２により充
放電を行うことで、時間に対して比例して増減さ
せられることになる。この積分器１の出力電圧
は、第１の比較器４で第２の基準電圧と、第２の
比較器５でＡ／Ｄ変換が要求されている被測定電
圧と、第３の比較器６で第３の基準電圧と各々比
較され、パルス化されたこれら第１，第２，第３
の比較器のパルス巾から演算手段１７は所定の数
式に従い被測定電圧を演算により求め、これをコ
ード化して出力するものである。
次に本発明の詳細を、第２図に基づいて説明す
る。なおこの実施例にあつては、第１の基準電圧
は第３の基準電圧と一致せられている。
る。なおこの実施例にあつては、第１の基準電圧
は第３の基準電圧と一致せられている。
第２図において、Vxはデジタル量に変換すべ
きアナログの被測定電圧である。VRは、Ａ／Ｄ
変換のスケーリングのためのリフアレンス電圧で
あり、図示しない温度ドリフトの影響の小さい安
定した定電圧回路から供給されている。１は積分
器であつて、抵抗Ｒ、コンデンサＣによつて決ま
る積分ゲインでVRを積分する。ここで積分器１
の出力をVpと表わす。２はスイツチ手段であり、
３は電流源手段である。スイツチ手段２が閉じる
と、積分器１のマイナス入力端は電流源手段３を
介して負の直流電圧−Vccに接続されるため、積
分器１の出力電圧Vpは急激に増加することにな
る。４はコンパレータ＃１であつて、積分器１の
出力VpとゼロボルトであるVzを比較し、Vpがゼ
ロボルトよりも高いときHI信号を出力する。こ
こでコンパレータ＃１(4)のマイナス入力端に接続
されるゼロボルトである。Vzは、Ａ／Ｄ変換の
較正用のゼロ電圧の機能を有している。５はコン
パレータ＃２であつて、被測定電圧Vxと積分器
１の出力Vpを比較し、VpがVxより大きくなつた
ときHI信号を出力する。同様に、６はコンパレ
ータ＃３であつてリフアレンス電圧VRと積分器
１の出力Vpを比較し、VpがVRより大きくなつた
ときHI信号を出力する。７，８，９はフオトカ
プラ＃１，＃２，＃３であつて、コンパレータ
＃１，＃２，＃３の出力をアイソレーシヨンし、
次段に接続させるためのものである。以後説明の
ために、フオトカプラ＃１(7)の出力をｚ、フオト
カプラ＃２(8)の出力をｘ、フオトカプラ＃３(9)の
出力をＲと表わす。１０，１１，１２はアンドゲ
ート＃１，＃２，＃３であつて、別に設けられる
パルス発振器１３により発生せられるパルスと、
ｚ，ｘ，Ｒ信号のアンドをとるものであり、ｚ，
ｘ，ＲがHI信号にあるときのみ入力するパルス
を次段に出力する機能を有している。１４，１
５，１６はカウンタ＃１，＃２，＃３であつて、
アンドゲート＃１，＃２，＃３から出力されるパ
ルスを計数する。ここで、これらのカウンタのカ
ウント数は、後述する演算装置１７からＩ／Ｏポ
ートを介して送出されるリセツト信号によりリセ
ツトされるものである。
きアナログの被測定電圧である。VRは、Ａ／Ｄ
変換のスケーリングのためのリフアレンス電圧で
あり、図示しない温度ドリフトの影響の小さい安
定した定電圧回路から供給されている。１は積分
器であつて、抵抗Ｒ、コンデンサＣによつて決ま
る積分ゲインでVRを積分する。ここで積分器１
の出力をVpと表わす。２はスイツチ手段であり、
３は電流源手段である。スイツチ手段２が閉じる
と、積分器１のマイナス入力端は電流源手段３を
介して負の直流電圧−Vccに接続されるため、積
分器１の出力電圧Vpは急激に増加することにな
る。４はコンパレータ＃１であつて、積分器１の
出力VpとゼロボルトであるVzを比較し、Vpがゼ
ロボルトよりも高いときHI信号を出力する。こ
こでコンパレータ＃１(4)のマイナス入力端に接続
されるゼロボルトである。Vzは、Ａ／Ｄ変換の
較正用のゼロ電圧の機能を有している。５はコン
パレータ＃２であつて、被測定電圧Vxと積分器
１の出力Vpを比較し、VpがVxより大きくなつた
ときHI信号を出力する。同様に、６はコンパレ
ータ＃３であつてリフアレンス電圧VRと積分器
１の出力Vpを比較し、VpがVRより大きくなつた
ときHI信号を出力する。７，８，９はフオトカ
プラ＃１，＃２，＃３であつて、コンパレータ
＃１，＃２，＃３の出力をアイソレーシヨンし、
次段に接続させるためのものである。以後説明の
ために、フオトカプラ＃１(7)の出力をｚ、フオト
カプラ＃２(8)の出力をｘ、フオトカプラ＃３(9)の
出力をＲと表わす。１０，１１，１２はアンドゲ
ート＃１，＃２，＃３であつて、別に設けられる
パルス発振器１３により発生せられるパルスと、
ｚ，ｘ，Ｒ信号のアンドをとるものであり、ｚ，
ｘ，ＲがHI信号にあるときのみ入力するパルス
を次段に出力する機能を有している。１４，１
５，１６はカウンタ＃１，＃２，＃３であつて、
アンドゲート＃１，＃２，＃３から出力されるパ
ルスを計数する。ここで、これらのカウンタのカ
ウント数は、後述する演算装置１７からＩ／Ｏポ
ートを介して送出されるリセツト信号によりリセ
ツトされるものである。
１７は演算装置であつて、例えばマイクロコン
ピユータから構成されている。演算装置１７は、
Ｉ／Ｏポートを介して、ｚ，ｘ，Ｒ信号のHI／
LO状態及びカウンタ１，２，３のカウント数を
読み込むとともに、カウンタ＃１，＃２，＃３を
リセツトするためのリセツト信号、スイツチ手段
２を開閉するためのST信号、及び被測定電圧Vx
のデジタル変換値であるデジタル出力を出力す
る。マイクロコンピユータは、CPU１８、ROM
１９、RAM２０からなり、これらはバスライン
を通して相互に接続されている。ROM１９には
CPU１８を制御するプログラムが書込まれてお
り、CPU１８はこのプログラムに従つて後述す
る第４図に示されるフローチヤートを実行する。
RAM２０はメモリであつて、CPU１８の命令に
従つてカウンタ１，２，３のカウント数をメモリ
する。
ピユータから構成されている。演算装置１７は、
Ｉ／Ｏポートを介して、ｚ，ｘ，Ｒ信号のHI／
LO状態及びカウンタ１，２，３のカウント数を
読み込むとともに、カウンタ＃１，＃２，＃３を
リセツトするためのリセツト信号、スイツチ手段
２を開閉するためのST信号、及び被測定電圧Vx
のデジタル変換値であるデジタル出力を出力す
る。マイクロコンピユータは、CPU１８、ROM
１９、RAM２０からなり、これらはバスライン
を通して相互に接続されている。ROM１９には
CPU１８を制御するプログラムが書込まれてお
り、CPU１８はこのプログラムに従つて後述す
る第４図に示されるフローチヤートを実行する。
RAM２０はメモリであつて、CPU１８の命令に
従つてカウンタ１，２，３のカウント数をメモリ
する。
次に、第２図の実施例の動作を第３図に示すタ
イムチヤートを用いて説明する。フオトカプラ
＃１(7)の出力であるｚがHIからLOに転じると、
演算装置１７はこれを検出して、ST信号をHIに
し、スイツチ手段２を閉成する。これにより、前
述したように積分器１の出力Vpは、第３図の
に示すように急激に上昇することになる。なお第
３図において、ST信号がHIになつてもVpが下が
つているのは時間的遅れを示している。この上昇
において、VpがVz（＝ゼロボルト）、Vx，VRを越
える時点で、コンパレータ＃１(4)、コンパレータ
＃２(5)、コンパレータ＃３(6)を順次LOからHIに
転じていくことになるがＲがLOからHIに転じた
ときに演算装置１７はこれを検出して、リセツト
信号を送出し、カウンタ＃１，＃２，＃３をリセ
ツトするとともに、ST信号をLOに切換え、スイ
ツチ手段２を開成し、Ａ／Ｄ変換の準備に入る。
ST信号がLOに切換わりスイツチ手段２が開成す
ると、積分器１は電流源手段３と切離されるた
め、積分器１のチヤージされているコンデンサＣ
の電荷はリフアレンス電圧VRにより減少を開始
させられることから、出力電圧Vpは第３図の
に示すように時間に比例して減少することになる
これにより、VpがVR，Vx，Vz（＝ゼロボルト）
より下がる時点で今度は逆に、コンパレータ＃３
(6)、コンパレータ＃２(5)、コンパレータ＃１(4)は
順次HIからLOに転じていくことになる。演算装
置１７は、ＲがHIからLOに転じたことを検出す
ると、カウンタ＃３（16）のカウント数をＩ／Ｏ
ポートを介しRAM２０内に格納し、ｘがHIから
LOに転じたことを検出するとカウンタ２（15）の
カウント数をＩ／Ｏポートを介してRAM２０内
に格納し、ｚがHIからLOに転じたことを検出す
るとカウンタ１（14）のカウント数をＩ／Ｏポー
トを介してRAM２０内に格納する。これによ
り、第３図に示すように、Vpのの上昇により
ＲがLOからHIに転じた時点から、Vpのの下降
によりＲがHIからLOに転じるまでの時間tR，ｘ
がHIからLOに転じるまでの時間tx，ｚがHIから
LOに転じるまでの時間tzがパルス数として計数
され検出されることになる。積分器１の出力電圧
Vpの変化ΔVpと、積分時間Δtには、 ΔVp＝１／CR∫VR・dt＝VR／CR・Δt ……(1) の関係があることから、tR，tx，tzとVR，Vx，Vz
には VR−Vx＝VR／CR（tx−tR） ……(2) VR−Vz＝VR／CR（tz−tR） ……(3) の関係がある。これから、 VR−Vx／VR−Vz＝tx−tR／tz−tR ……(4) となり、Vxは、 Vx＝tz−tx／tz−tR・VR＋tx−tR／tz−tR・Vz……(5
) と表わされる。ここで、Vz＝０であることから、
結局、被測定電圧Vxは、 Vx＝tx−tx／tz−tR・VR ……(6) と、積分器１の抵抗Ｒ、コンデンサＣの値に関係
なく、カウンタにより求められるtz，tx，tRの値
と、前もつて設定されているVRの値を使い演算
により求めることができることになる。
イムチヤートを用いて説明する。フオトカプラ
＃１(7)の出力であるｚがHIからLOに転じると、
演算装置１７はこれを検出して、ST信号をHIに
し、スイツチ手段２を閉成する。これにより、前
述したように積分器１の出力Vpは、第３図の
に示すように急激に上昇することになる。なお第
３図において、ST信号がHIになつてもVpが下が
つているのは時間的遅れを示している。この上昇
において、VpがVz（＝ゼロボルト）、Vx，VRを越
える時点で、コンパレータ＃１(4)、コンパレータ
＃２(5)、コンパレータ＃３(6)を順次LOからHIに
転じていくことになるがＲがLOからHIに転じた
ときに演算装置１７はこれを検出して、リセツト
信号を送出し、カウンタ＃１，＃２，＃３をリセ
ツトするとともに、ST信号をLOに切換え、スイ
ツチ手段２を開成し、Ａ／Ｄ変換の準備に入る。
ST信号がLOに切換わりスイツチ手段２が開成す
ると、積分器１は電流源手段３と切離されるた
め、積分器１のチヤージされているコンデンサＣ
の電荷はリフアレンス電圧VRにより減少を開始
させられることから、出力電圧Vpは第３図の
に示すように時間に比例して減少することになる
これにより、VpがVR，Vx，Vz（＝ゼロボルト）
より下がる時点で今度は逆に、コンパレータ＃３
(6)、コンパレータ＃２(5)、コンパレータ＃１(4)は
順次HIからLOに転じていくことになる。演算装
置１７は、ＲがHIからLOに転じたことを検出す
ると、カウンタ＃３（16）のカウント数をＩ／Ｏ
ポートを介しRAM２０内に格納し、ｘがHIから
LOに転じたことを検出するとカウンタ２（15）の
カウント数をＩ／Ｏポートを介してRAM２０内
に格納し、ｚがHIからLOに転じたことを検出す
るとカウンタ１（14）のカウント数をＩ／Ｏポー
トを介してRAM２０内に格納する。これによ
り、第３図に示すように、Vpのの上昇により
ＲがLOからHIに転じた時点から、Vpのの下降
によりＲがHIからLOに転じるまでの時間tR，ｘ
がHIからLOに転じるまでの時間tx，ｚがHIから
LOに転じるまでの時間tzがパルス数として計数
され検出されることになる。積分器１の出力電圧
Vpの変化ΔVpと、積分時間Δtには、 ΔVp＝１／CR∫VR・dt＝VR／CR・Δt ……(1) の関係があることから、tR，tx，tzとVR，Vx，Vz
には VR−Vx＝VR／CR（tx−tR） ……(2) VR−Vz＝VR／CR（tz−tR） ……(3) の関係がある。これから、 VR−Vx／VR−Vz＝tx−tR／tz−tR ……(4) となり、Vxは、 Vx＝tz−tx／tz−tR・VR＋tx−tR／tz−tR・Vz……(5
) と表わされる。ここで、Vz＝０であることから、
結局、被測定電圧Vxは、 Vx＝tx−tx／tz−tR・VR ……(6) と、積分器１の抵抗Ｒ、コンデンサＣの値に関係
なく、カウンタにより求められるtz，tx，tRの値
と、前もつて設定されているVRの値を使い演算
により求めることができることになる。
すなわち、演算装置１７は、tz，tx，tRに対応
する値をカウンタ＃１（14）、カウンタ＃２（15）、
カウンタ＃３（16）によつてデジタル量として求
めることで、被測定電圧Vxをデジタル演算によ
り求めることができるものである。Vxがデジタ
ル量で求められれば、公知のコード変換プログラ
ムを使い、Vxは容易にデジタルにコード化する
ことができる。すなわち、コード化されたVxの
デジタル量はＩ／Ｏポートを介して出力され、
Ａ／Ｄ変換が完了する。第４図に、第３図のタイ
ムチヤートを実行しＡ／Ｄ変換を行うための、演
算装置１７が実行するフローチヤートの概略を示
す。
する値をカウンタ＃１（14）、カウンタ＃２（15）、
カウンタ＃３（16）によつてデジタル量として求
めることで、被測定電圧Vxをデジタル演算によ
り求めることができるものである。Vxがデジタ
ル量で求められれば、公知のコード変換プログラ
ムを使い、Vxは容易にデジタルにコード化する
ことができる。すなわち、コード化されたVxの
デジタル量はＩ／Ｏポートを介して出力され、
Ａ／Ｄ変換が完了する。第４図に、第３図のタイ
ムチヤートを実行しＡ／Ｄ変換を行うための、演
算装置１７が実行するフローチヤートの概略を示
す。
このように、本発明のＡ／Ｄ変換器もまた、従
来のＡ／Ｄ変換器と同様に、積分コンデンサ等の
温度ドリフト、経年変化による誤差を補正できる
ものであるとともに、本発明は更に、従来のシン
グルスロープ形のＡ／Ｄ変換器のようにVz，Vx，
VRを時系列で入力する構成と異なり、すべて同
時にかつ並列で入力し処理するものであることか
ら、変換時間を極めて短かくできるという特長が
あるものである。
来のＡ／Ｄ変換器と同様に、積分コンデンサ等の
温度ドリフト、経年変化による誤差を補正できる
ものであるとともに、本発明は更に、従来のシン
グルスロープ形のＡ／Ｄ変換器のようにVz，Vx，
VRを時系列で入力する構成と異なり、すべて同
時にかつ並列で入力し処理するものであることか
ら、変換時間を極めて短かくできるという特長が
あるものである。
なお、第２図に示す実施例にあつては、アンド
ゲート、カウンタ、及びパルス発振器を演算装置
１７と別に設けるものを開示したが、本発明はこ
れに限られることなく、マイクロコンピユータ等
から構成される演算装置１７がこれらのものを内
蔵するようなものであつてもよいものである。更
に第２図に示す実施例にあつては、第１図に示す
第１の基準電圧は第３の基準電圧に一致せられて
いるが、本発明はこれに限られることなく、別々
に基準電圧を設けるものであつてもよい。
ゲート、カウンタ、及びパルス発振器を演算装置
１７と別に設けるものを開示したが、本発明はこ
れに限られることなく、マイクロコンピユータ等
から構成される演算装置１７がこれらのものを内
蔵するようなものであつてもよいものである。更
に第２図に示す実施例にあつては、第１図に示す
第１の基準電圧は第３の基準電圧に一致せられて
いるが、本発明はこれに限られることなく、別々
に基準電圧を設けるものであつてもよい。
以上のように本発明によれば、第１の基準電圧
を入力とする積分器と、この積分器の出力電圧と
第２の基準電圧を比較する第１の比較器と、上記
積分器の出力電圧と被変換電圧を比較する第２の
比較器と、上記積分器の出力電圧と第３の基準電
圧を比較する第３の比較器とを設け、各比較器の
出力から被変換電圧のデジタル値を演算により求
めるとともに、第１の基準電圧を時間に比例して
増減させるように構成したので、変換時間を極め
て短かくすることが可能であり、高い変換精度で
のＡ／Ｄ変換を簡単な構成で実現できる効果があ
る。
を入力とする積分器と、この積分器の出力電圧と
第２の基準電圧を比較する第１の比較器と、上記
積分器の出力電圧と被変換電圧を比較する第２の
比較器と、上記積分器の出力電圧と第３の基準電
圧を比較する第３の比較器とを設け、各比較器の
出力から被変換電圧のデジタル値を演算により求
めるとともに、第１の基準電圧を時間に比例して
増減させるように構成したので、変換時間を極め
て短かくすることが可能であり、高い変換精度で
のＡ／Ｄ変換を簡単な構成で実現できる効果があ
る。
第１図は本発明のＡ／Ｄ変換器の基本的構成を
示すブロツク図、第２図は本発明の一実施例によ
るＡ／Ｄ変換器のブロツク図、第３図は第２図の
各部における信号の波形図、第４図は第３図の
Ａ／Ｄ変換器の動作フローチヤート図である。 １……積分器、２……充放電手段、４，５，６
……比較器（コンパレータ）、７，８，９……フ
オトカプラ、１０，１１，１２……アンドゲー
ト、１３……パルス発振器、１４，１５，１６…
…カウンタ、１７……演算手段、１８……CPU、
１９……ROM、２０……RAM。
示すブロツク図、第２図は本発明の一実施例によ
るＡ／Ｄ変換器のブロツク図、第３図は第２図の
各部における信号の波形図、第４図は第３図の
Ａ／Ｄ変換器の動作フローチヤート図である。 １……積分器、２……充放電手段、４，５，６
……比較器（コンパレータ）、７，８，９……フ
オトカプラ、１０，１１，１２……アンドゲー
ト、１３……パルス発振器、１４，１５，１６…
…カウンタ、１７……演算手段、１８……CPU、
１９……ROM、２０……RAM。
Claims (1)
- 【特許請求の範囲】 １ 第１の基準電圧を入力する入力端子にスイツ
チ手段を介して電流源手段を接続した積分器と、
上記積分器の出力電圧と第２の基準電圧を比較す
る第１の比較器と、上記積分器の出力電圧とＡ／
Ｄ変換が要求されている被測定電圧を比較する第
２の比較器と、上記積分器の出力電圧と第３の基
準電圧を比較する第３の比較器と、上記第１、第
２及び第３の比較器の出力に応じてパルス発振器
からのパルス数を計数する第１、第２及び第３の
カウンタと、上記スイツチ手段を閉成させて上記
積分器の出力を上昇させ、上記第３の比較器に出
力が生じたことを検知して上記第１、第２及び第
３のカウンタにリセツト信号を出力し、かつ、上
記スイツチ手段を開成させるとともに、上記第１
のカウンタの出力値から第２のカウンタの出力値
を減算した値を上記第１のカウンタの出力値から
第３のカウンタの出力値を減算した値で割算し、
この割算値に上記第１の基準電圧を乗算して上記
被測定電圧をデジタル量として求め、このデジタ
ル量をコード化してデジタル出力する演算手段と
を備えたＡ／Ｄ変換器。 ２ 上記第１の基準電圧は上記第３の基準電圧を
一致せられるとともに、上記第２の基準電圧はコ
モン電位であることを特徴とする特許請求の範囲
第１項記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8937984A JPS60233937A (ja) | 1984-05-07 | 1984-05-07 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8937984A JPS60233937A (ja) | 1984-05-07 | 1984-05-07 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60233937A JPS60233937A (ja) | 1985-11-20 |
| JPH034139B2 true JPH034139B2 (ja) | 1991-01-22 |
Family
ID=13969041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8937984A Granted JPS60233937A (ja) | 1984-05-07 | 1984-05-07 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233937A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2807581B2 (ja) * | 1991-05-13 | 1998-10-08 | 株式会社三協精機製作所 | アナログ・デジタル変換回路 |
| JP5475047B2 (ja) | 2012-04-17 | 2014-04-16 | 株式会社半導体理工学研究センター | Ａｄ変換回路 |
-
1984
- 1984-05-07 JP JP8937984A patent/JPS60233937A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60233937A (ja) | 1985-11-20 |
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